JP2014212150A - セラミック多層基板の接合構造、及び接合方法 - Google Patents

Abstract

【課題】 セラミック多層基板を階層的に積層して半導体パッケージを構成する場合、気密封止部に再溶融の起きない種類の限られたはんだを使用する必要があり、ＢＧＡ実装でバンプを形成する場合、はんだを塗布した後にはんだボールを載せるが、はんだ印刷の精度やボール径などにより、はんだボールの間隔を狭小して配置するには限界がある。
【解決手段】 一方面に、端部の突出した複数のビアが形成される第１のセラミック多層基板と、一方面に、表面層内に配置される複数のビアと、当該ビアを囲む凹部をなす複数の導電性の接続補強材が形成され、当該接続補強材の凹部が上記第１のセラミック多層基板のビアに挿入されて、第１のセラミック多層基板と接合される第２のセラミック多層基板とを備える。
【選択図】 図１

Description

この発明は、セラミック多層基板からなる半導体パッケージ上に、別のセラミック基板からなる別の半導体パッケージを階層的に接合するセラミック多層基板の接合構造、及びその接合方法に関する。

セラミック多層基板からなる半導体パッケージ上に、更に別のセラミック多層基板からなる別の半導体パッケージを実装して、階層型の接合モジュールが構成される。この基板間の接合として、はんだ、接着剤等が一般的に利用されている。はんだ、接着剤等は、グランド（ＧＮＤ）への接続、金具、部品実装等の接合を主としているため、その接合面積が一般に大きくなる（例えば特許文献１参照）。

一方、基板間の接合は、上下の基板間でそれぞれの配線同士を繋ぐことが重要であるため、本来であれば基板間の接合は面ではなく、それぞれの回路間を点で接合しても良い。このような回路間を点で接合する方法として、ＢＧＡ（Ball grid array）実装、フリップチップ実装が知られている。これらの接合方法は、セラミック基板と樹脂基板（ＰＣＡ基板）間の接合、セラミック基板上へのチップ部品の実装に利用されている（例えば特許文献２参照）。

特開２０１２−１９５４６４号公報 特開２０１１−２２２８９４号公報

昨今、電子デバイス機器の更なる小型化、軽量化、高性能化、多機能化が望まれており、基板についても電極パッドのピッチ間隔の狭小化（ファインピッチ化）が進められている。ＢＧＡ実装では、基板裏面にはんだを塗布し、はんだボールを載せてバンプを形成するが、はんだの印刷精度、ボール径のサイズ等により、バンプのファインピッチ化には限界がある。また、セラミック基板間の接続とセラミック基板とＰＣＡ基板間の接続とで、同じはんだ材を使用した場合、加熱実装時にはんだの溶融が起きるため、複数枚積み重ねたセラミック基板とＰＣＡ基板の同時取り付けを行なうか、または実装温度の異なるはんだ材の選定が必要になるという問題がある。

また、部品実装し、気密封止した後に、セラミック基板間の接合とセラミック基板とＰＣＡ基板の接合を実施する。ここで、部品が破壊されない、且つ気密封止に使用したはんだが溶融しない等の制約があるため、はんだを用いたＢＧＡ実装には接合強度、基板サイズ、温度、振動等の使用環境条件に限界がある。

また、はんだではなく金バンプを使用して熱、振動等で圧着するフリップチップ実装方式もある。しかしながら、接合強度を確保したまま基板の実装面積を大きくするのが難しいという問題がある。

この発明は係る課題を解決するためになされたものであって、基板間の接合強度を維持したまま、接合部をファインピッチ化することのできる製造方法を得ることを目的とする。

この発明によるセラミック多層基板の接合構造は、一方面に、端部の突出した複数のビアが形成される第１のセラミック多層基板と、一方面に、表面層内に配置される複数のビアと、当該ビアを囲む凹部をなす複数の導電性の接続補強材が形成され、当該接続補強材の凹部が上記第１のセラミック多層基板のビアに挿入されて、第１のセラミック多層基板と接合される第２のセラミック多層基板と、を備えたものである。

また、この発明によるセラミック多層基板の接合方法は、第１のセラミック多層基板の一方面に、端部の突出した複数のビアを形成する工程と、第２のセラミック多層基板の一方面に、端部の突出した複数のビアを形成し、当該それぞれのビアを囲むように導電性の接続補強材を形成した後、当該接続補強材に凹部を成して上記第１のセラミック多層基板のビアを挿入することで、第１のセラミック多層基板と第２のセラミック多層基板を接合するものである。

この発明によれば、突出した導体ビアと凹部をなす接続補強材の結合によりセラミック多層基板間を接合することで、通常のセラミック多層基板の形成精度で接合部を容易に形成することができるとともに、接合部をなす導体ビアを狭間隔で配列することが可能となるので、パッケージの小型化を図ることができる。

実施の形態１による階層型の半導体パッケージにおける、セラミック多層基板間の接合構造を示す断面図である。 実施の形態１による接合部の雄型部を形成するための製造手順を例示する図である。 実施の形態１による接合部の雄型部を形成するための他の製造手順を例示する図である。 実施の形態１による接合部の雌型部を例示する断面図である。 実施の形態１による接合部の雄型部と雌型部が接合した状態を示す断面図である。

実施の形態１．
図１は、この発明に係る実施の形態１による階層型の半導体パッケージ５０における、セラミック多層基板３１とセラミック多層基板２１の間の接合構造を示す断面図であって、（ａ）は半導体パッケージ５０の構造を示し、（ｂ）はセラミック多層基板間の接合構造を拡大した図である。図１において、実施の形態１による半導体パッケージ５０は、複数配置される接続部２６を介して、セラミック多層基板３１上に、セラミック多層基板２１を接合して構成される。セラミック多層基板３１、及びセラミック多層基板２１は、低温焼成基板（Low Temperature Co-fired Ceramics）によって構成される。接続部２６は、導体ビア１２及び接続補強材１１からなるセラミック多層基板２１に形成された雌型部２６ｂと、導体ビア２２からなるセラミック多層基板３１に形成された雄型部２６ｂから構成される。雄型部２６ｂはバンプを形成する。セラミック多層基板２１とセラミック多層基板３１の間の基板接合界面は、アンダーフィル剤が塗布されている。半導体パッケージ５０は、バンプ４０を介して樹脂基板（ＰＣＡ）８の上に接合される。

セラミック多層基板２１は、複数の誘電体の積層体からなる多層誘電体２５と、多層誘電体２５の上面（表面）に接合された蓋体９と、多層誘電体２５の上面に収容された半導体素子１０と、多層誘電体２５の表層に接合されたチップ部品７から構成される。多層誘電体２５は、表層及び内層に導体パターン３及び導体ビア（ＶＩＡ）２が形成される。多層誘電体２５は、上部に凹部が形成されており、この凹部内に半導体素子１０が収容される。蓋体９は、半導体素子１０が凹部に収容された状態で気密を保持するように、半導体素子１０を覆っている。セラミック多層基板２１の下面（裏面）には導体ビア１２が形成されている。導体ビア１２は、多層誘電体２５の裏面に充填された接続補強材１１により周囲が補強される。接続補強材１１は、接着剤、はんだ、導体ビアにより構成される。半導体素子１０及びチップ部品７は、セラミック多層基板２１の導体パターン３及び導体ビア２、導電ワイヤ等を通じて、導体ビア１２の一部に接続される。

セラミック多層基板３１は、複数の誘電体の積層体からなる多層誘電体３５と、多層誘電体３５に接合された蓋体１９と、多層誘電体３５の上面に収容された半導体素子２０から構成される。多層誘電体３５は、表層及び内層に導体パターン３及び導体ビア（ＶＩＡ）２が形成される。多層誘電体３５は、上部に凹部が形成されており、この凹部内に半導体素子２０が収容される。多層誘電体３５の凹部は、底面の上に中段が形成された段付き形状をなしている。蓋体１９は、半導体素子２０が凹部の底面に収容された状態で、凹部の中段に接合されて、気密を保持するように、半導体素子２０を覆っている。このとき、蓋体１９の上面はセラミック多層基板３１の上面から突出しないようになされている。セラミック多層基板３１の上面（表面）には導体ビア２２が形成されている。セラミック多層基板３１の裏面には、はんだボール、金バンプ等からなる複数のバンプ３４が形成されている。半導体素子２０及びバンプ４０は、セラミック多層基板３１の導体パターン３及び導体ビア２、導電ワイヤ等を通じて、導体ビア２２の一部に接続される。

次に、セラミック多層基板２１とセラミック多層基板３１の半導体パッケージ５０の基板間接合構造における、接続部２６の製造方法を説明する。図２は、実施の形態１による接合部２６の雄型部２６ａを形成するための製造手順を例示する図である。雄型部２６ａは導体ビア２２を突出させることで形成する。雄型部２６ａの形成は、次の３つの手法を適切に用いて行う。

まず、第１の手法は、導体ビア２２用の導体ペーストの固形成分量を多くすることである。導体ペーストは通常、焼結後に残る固形成分（金属、ガラスなどの無機成分）と溶剤、バインダなどの有機成分の混合品となっている。固形成分比をペースト全量に対する固形成分量とすると、Ａｇ導体系であれば、固形成分比率を９０％以上にすると突出させ易い。ただし、ガラス成分比率、使用導体の粒径によっても最適値が異なるので９０％以上という値はあくまで参考値である。最適値はペースト毎に異なるが、固形成分比率が多い程、他の手法をあわせなくても導体ビア２２の突出を形成できる。

第２の手法は、導体ビア２２の充填量を多くすることである。通常、導体ビア２２の充填量はシート６１の厚さに依存するが、シート６１の厚さ以上にペーストを充填する方法を使うことで、導体ビア２２を突出させる手助けをする。図２は、導体ビア２２の充填量をシート６１の厚さ以上に充填する方法である第２の手法の１例を示すものである。シート６１の焼成前のグリーンシートに、導体ビア２２の穴をあける際、ベースフィルム６４にも同時に穴を空ける。導体ビア２２の充填工程で、導体ビア２２の充填を行う際はベースフィルム６４内にも導体ビア２２を充填させる。その後、乾燥させた後、ベースフィルム６４を剥がすと、導体ビア２２の突起が形成される。後は、セラミック多層基板の通常工程である、積層及び圧着を行う。この際、金属プレートで基板全面を押さえると積層体では形成した導体ビアの突起が潰れて平坦になるが、導体ビア内に圧縮された状態となるので、焼結後に導体ビア２２が突出する。

もう一つの方法としては、積層時にベースフィルムを引き剥がさない方法である。導体ビア２２の突出を形成したい層のベースフィルムを剥がさずにそのままプレスを行うことで、プレス後にベースフィルムを引き剥がすと、フィルム内に充填されていたペーストが突起として形成される。ベースフィルムの材質は樹脂フィルムを推奨する。これは、プレス時に変形しやすいフィルムを使用することで、導体ビア２２を押し固め、強度を上げるためである。導体ビア２２の充填後、乾燥させただけのシートの場合、ベースフィルムを引き剥がす際に、導体ビア２２の突出部が脱落することがあるため、その対策として実施する。

図３は、実施の形態１による接合部の雄型部２６ａを形成するための他の製造手順である第３の手法を例示する図である。第３の手法は、導体ビア２２の直列積層層数を多くすることである。導体ビア２２を直列に配することで、導体ビア２２を突出させる手助けをする。この手法は他の手法と併用することが望ましい。導体ペーストの固形成分量、導体ビア２２の充填量には限界があるので、突出量が足りない場合は、それを補う処置として複数の導体ビアを直列に形成し、層毎の突出（厚さｔ）を合わせて必要な突出量（図３の例では４ｔ）を得る。

第１から第３の手法は、いずれも導体ビアの導体量を通常の接続ビア部よりも多くすることで、焼結により基板が収縮する際、基材部のＺ収縮量より導体ビアの収縮量を小さくし、導体ビアを突出させることによって形成する。

次に、雌型部２６ｂについて説明する。
雌型部２６ｂは、グリーンシートの穴加工によって形成する。雌型部２６ｂの導体ビア１２の径よりも大きいサイズによって穴を形成することで、穴の実装ばらつきを考慮することが望ましい。図４は、実施の形態１による接合部の雌型部２６ｂを例示する断面図である。雌型部２６ｂは、穴１５の底に、雄型部２６ａと同じ形成方法を用いて導体ビア１２の突起を形成する。この突起の形成方法については、上記の第１から第３の手法と同様にして行う。

次に、雄型部２６ａを形成したセラミック多層基板３１と雌型部２６ｂを形成したセラミック多層基板２１を接合する方法について、１例を示す。

図５は、実施の形態１による接合部の雄型部２６ａと雌型部２６ｂが接合した状態を示す断面図である。雄型部２６ａの凸部を雌型部２６ｂの凹部に嵌合させ、接続補強材１１として導電性接着剤、はんだ等を塗布して固化させる。例えば接合前の状態では、接続補強材１１は凹部が形成されずに平坦な形状となっている。この状態で接合すると、雄型部２６ａが導体ビア２２の形状に倣うことで、接続補強材１１が導体ビア２２に結合した状態にすることができる。

かくして、雌型部２６ｂを形成するために、液漏れ、はんだ流れを防止することが可能であり、かつ導体ビア１２及び導体ビア２２を狭間隔で配列するファインピッチ化が可能となる。また、接続部２６の接合を補強するために、セラミック多層基板２１とセラミック多層基板３１の間に、アンダーフィル剤１８を使用しても良い。

実施の形態１による半導体パッケージ５０は、セラミック多層基板２１、３１の製造過程において階層的に接合する接合構造を用いることで、通常のグリーンシートの積層、圧縮工程と、導体ビアを用いた通常の基板の形成精度で形成可能であり、小型化、軽量化、高性能化、多機能化を実現することができる。即ち、突出した導体ビア２２と凹部をなす接続補強材１１の結合によりセラミック多層基板２１、３１の間を接合することで、通常のセラミック多層基板の形成精度で接合部２６を容易に形成することができるとともに、バンプを形成する導体ビア１２，２２を狭間隔で配列することが可能となるので、半導体パッケージの小型化を図ることができる。

また、半導体パッケージ５０の各種接合時の熱処理において、使用する部品、接合剤等を選定する際に、熱劣化の考慮が必要となる。実施の形態１による半導体パッケージ５０をその選択肢の一つとして組み込むことで、半導体パッケージ全体の構成に多様性を持たせ、より小型、軽量、高性能、多機能な半導体パッケージを得ることが可能となる。

セラミック多層基板の製造時に、セラミック多層基板の導体ビアと同等サイズのバンプを同時に形成できるため、実装コストの削減が可能となる。また、セラミック多層基板は多面付けが基本であるため、作業時間に関してもセラミック多層基板側でバンプを形成した方が、より低コストに生産することができる。

セラミック多層基板の形成精度はバンプの形成精度に概ね等しいため、セラミック多層基板が高精度化すれば、基板間の接合部も自動的にファインピッチ化することができる。また、従来のはんだボールによるバンプ形成の場合、パッドサイズが変更になると、はんだ印刷精度、ボールの選定、リフロー条件等を再確認する必要があるものの、それが不要となる。

一般に、セラミック多層基板と樹脂基板の間、または気密封止部に使用する接合剤は、部品の耐熱温度、接合順によって使用する種類が限られている。実施の形態１によるセラミック多層基板の接合方法は、半導体の実装構成に幅ができるため、より高性能な半導体パッケージを形成することができる。

実施の形態２．
次に、セラミック多層基板３１の雄型部２６ａのビア導体２２を、セラミック多層基板２１の雌型部２６ｂに圧入して、固定化する実施の形態２の方法について説明する。雄型部２６ａの形成方法、及び雌型部２６ｂの形成方法は、実施の形態１で説明したものと概ね同じである。実施の形態２による雌型部２６ｂの形成方法は、セラミック多層基板の通常工程である積層及び圧着工程までは実施の形態１と同じであるが、実施の形態２ではその後の後工程を追加している点が特徴となっている。

プレスの完了したセラミック多層基板３１を構成する積層体において、接続部２６の雌型部２６ｂの穴１５に、導体ビア形成用の導体ペーストを塗布して乾燥させ、接続補強材１１を形成する。その後、セラミック多層基板３１にプレスを行わずに、基板全体を焼結させる。プレスで加圧しない分、後から塗布した接続補強材１１は、通常の導体ビアよりも柔らかい状態になる。

このように形成したセラミック多層基板２１、３１に、必要なチップ部品７、半導体素子１０、及び半導体素子２０を搭載した後、セラミック多層基板２１、３１の基板同士を重ね合せて加圧する。すると、雄型部２６ａが雌型部２６ｂに充填した導体ビアからなる接続補強材１１にめり込むことで、セラミック多層基板２１、３１の接合が可能となる。実施の形態２によれば、セラミック多層基板２１、３１の接合部２６に、それぞれ雄型部２６ａと雌型部２６ｂを形成し、接合部による実装性を補助することで、作業性の向上とファインピッチ化を図ることができる。

２ 導体ビア、３ 導体パターン、７ チップ部品、８ 樹脂基板（ＰＣＡ）、９ 金属蓋、１１ 接続補強材、１２ 導体ビア、１５ 穴、１８ アンダーフィル、２１ セラミック多層基板、２２ 導体ビア、２４ グリーンシート、２６ 接合部、２６ａ 雄型部、２６ｂ 雌型部、３１ セラミック多層基板、６１ シート、６４ ベースフィルム。

Claims (2)

1. 一方面に、端部の突出した複数のビアが形成される第１のセラミック多層基板と、
   一方面に、表面層内に配置される複数のビアと、当該ビアを囲む凹部をなす複数の導電性の接続補強材が形成され、当該接続補強材の凹部が上記第１のセラミック多層基板のビアに挿入されて、第１のセラミック多層基板と接合される第２のセラミック多層基板と、
   を備えたセラミック多層基板の接合構造。
2. 第１のセラミック多層基板の一方面に、端部の突出した複数のビアを形成する工程と、
   第２のセラミック多層基板の一方面に、端部の突出した複数のビアを形成し、当該それぞれのビアを囲むように導電性の接続補強材を形成した後、当該接続補強材に凹部を成して上記第１のセラミック多層基板のビアを挿入することで、第１のセラミック多層基板と第２のセラミック多層基板を接合するセラミック多層基板の接合方法。

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