JP2014202632A - ゼロクロス検知回路 - Google Patents

Abstract

【課題】正確にゼロクロス電位を検知することができ、且つ従来よりも消費電力を抑制することができるゼロクロス検知回路を提供する。【解決手段】ゼロクロス検知回路１００は、交流電圧Ｖａｃを整流及び平滑して出力端から出力する補助電源部１０６と、交流電圧Ｖａｃを整流し、交流電圧の絶対値が所定電圧未満であればローレベルであり、交流電圧の絶対値が所定電圧以上であればハイレベルである信号を出力する信号生成部と、補助電源部の出力電圧を用いて、信号生成部の出力信号のハイレベル及びローレベルを反転させた制御信号を生成し、制御信号がハイレベルであればフォトカプラ１０４を通電させ、制御信号がローレベルであればフォトカプラ１０４を断電させる反転制御部１１０とを備える。これにより、従来の制御とは反転した論理でフォトカプラを制御することができ、消費電力を低減することができる。【選択図】図７

Description

本発明は、商用交流電圧の供給源である１次側と２次側回路とを分離するフォトカプラを用いて交流電圧のゼロクロスポイントを検知する回路に関し、特に、従来よりも小さい消費電力で、正確にゼロクロスポイントを検知することができるゼロクロス検知回路に関する。

商用交流電圧（以下、ＡＣ電圧ともいう）が０（ゼロ）Ｖになるタイミングであるゼロクロスポイントを検知するゼロクロス検知回路が知られている。ゼロクロス検知回路は、ＡＣ電圧の位相制御によるランプの調光制御回路、又は、ＡＣ電圧の入力断電検知回路等、種々の目的で利用されている。

ゼロクロス検知回路は、図１に示すように構成される。この回路により、ＡＣ電源ＡＣからの交流電圧が、ダイオードブリッジＤＢを介してフォトカプラＰＣのフォトダイオードに印加され、これによって出力信号Ｓｏｕｔが生成される。出力信号Ｓｏｕｔは、所定の目的の制御に使用される。このとき、フォトカプラＰＣの入力電流Ｉｆは、図２の上段に示すような脈流波形であり、出力信号Ｓｏｕｔは図２の下段に示すように、電圧Ｖｃｃのパルス波形になる。即ち、Ｓｏｕｔ＝Ｖｃｃのタイミングがゼロクロスポイントとして検知される。

図１のようなゼロクロス検知回路の消費電力を低減するための技術が知られている。例えば、下記特許文献１は、入力される交流電流の絶対値が所定の閾値（ゼロクロス信号閾値）を超えると、出力側のフォトカプラに流れる電流値の絶対値を、所定の電流値（電流制限値）以下に制限する回路を備えることにより省電力を実現する技術を開示している。具体的には、図３に示すようなゼロクロス検知回路が開示されている。この回は、図１の回路に、接合型電界効果トランジスタ（Ｊ−ＦＥＴ）Ｑと抵抗Ｒ９とが追加された回路である。これによって、フォトカプラＰＣの入力電流Ｉｆは、抵抗Ｒ９の値に応じて定まる電流制限値Ｉ０以下に抑制され、図４の上段に示すような波形になる。図４の下段に示した出力信号Ｓｏｕｔは、図２と同様であるので、ゼロクロス検知回路としての機能を維持したまま、消費電力を低減することができる。

また、下記特許文献２は、図１の回路において、入力される交流電圧の絶対値が、所定電圧よりも大きいときには電力を蓄積し、所定電圧よりも小さいときには電力を放出してフォトカプラに供給する駆動回路を備えることにより、省電力化を図ったゼロクロス検知回路を開示している。

特開２０１０−２３９７７４号公報 特開２０１０−５４３０６号公報

上記のように省電力化を図ったゼロクロス検知回路が知られているが、従来のゼロクロス検知回路にはまだ省電力化の余地がある。

従来のゼロクロス検知回路（図１及び図２等）における、入力信号Ｖａｃと、フォトカプラのＯＮ／ＯＦＦ動作のタイミング（ＯＮ状態は電流Ｉｆが流れる状態、ＯＦＦ状態は電流Ｉｆが流れない状態）との関係は、図５のようになる。ゼロクロスポイントの付近、即ちＡＣ電圧の絶対値が所定の閾値Ｖｔｈよりも小さい期間（以下、ゼロクロス期間ともいう）でフォトカプラＰＣはＯＦＦになるが、それ以外の期間ではＯＮになる。ゼロクロス期間は、閾値Ｖｔｈの値によって変化するが、フォトカプラのＯＮ期間は、ＯＦＦ期間よりも非常に長い。したがって、入力される交流電圧の１周期の約９０％以上の間、フォトカプラがＯＮして電力が消費される場合もある。

例えば、図１又は図２に示したゼロクロス検知回路を、ＡＣ電圧の位相制御によるランプの調光制御回路に用いるとする。より正確な位相検知のためには、よりゼロ電位に近い電圧を検知できることが望ましい。よって、従来技術においては、ゼロクロス電位以下の期間、即ち、フォトカプラがＯＦＦする期間が短いほど、ゼロクロス位相を正確に検知できる。そのような場合には、Ｄｕｔｙ比率に換算すると約９０％以上の期間でゼロクロス検知回路のフォトカプラをＯＮさせることになり、電力消費量が大きくなる。

特許文献２に開示された技術も、ゼロクロス検知機構に関しては、特許文献１と同様であるので、入力信号ＶａｃとフォトカプラのＯＮ／ＯＦＦ動作のタイミングとの関係は、図５と同じであり、フォトカプラでの電力消費に関しても同じである。

したがって、本発明は、正確にゼロクロス電位を検知することができ、且つ従来よりも消費電力を抑制することができるゼロクロス検知回路を提供することを目的とする。

本発明の第１の局面に係るＡＣゼロクロス検知回路は、入力される交流電圧がゼロレベルになるタイミングを検知し、フォトカプラを介して後段の回路にタイミングを表す信号を出力するゼロクロス検知回路である。このゼロクロス検知回路は、交流電圧を整流及び平滑して出力端から出力する補助電源部と、交流電圧を整流し、交流電圧の絶対値が所定電圧未満の期間においてローレベルであり、交流電圧の絶対値が所定電圧以上の期間においてハイレベルである信号を出力する信号生成部と、補助電源部の出力電圧を用いて、信号生成部の出力信号のハイレベル及びローレベルを反転させた制御信号を生成し、当該制御信号がハイレベルの期間、フォトカプラを通電させ、当該制御信号がローレベルの期間、フォトカプラを断電させる反転制御部とを備える。

好ましくは、反転制御部は、第１スイッチ、第２スイッチ、第１抵抗、及び第４抵抗を備え、第１抵抗及び第２抵抗は、相互に直列接続されて補助電源部の出力端及びグランドの間に接続され、第１スイッチは、第１抵抗及び第２抵抗の接続ノードとグランドとの間に接続され、第２スイッチは、フォトカプラのフォトダイオードのカソードとグランドとの間に接続され、第１スイッチは、信号生成部の出力信号がハイレベルの期間、オンして第１抵抗及び第２抵抗の接続ノードのレベルをローレベルにし、信号生成部の出力信号がローレベルの期間、オフして第１抵抗及び第２抵抗の接続ノードのレベルをハイレベルにし、補助電源部の出力電圧がフォトカプラのフォトダイオードのアノードに印加された状態で、第２スイッチは、第１抵抗及び第２抵抗の接続ノードがハイレベルの期間、オンしてフォトカプラを通電させ、第１抵抗及び第２抵抗の接続ノードがローレベルの期間、オフしてフォトカプラを断電させる。

より好ましくは、補助電源部は、カソードが相互に接続された第１ダイオード及び第２ダイオードと、第１ダイオード及び第２ダイオードのカソードとグランドとの間に接続された第１キャパシタとを備え、第１ダイオード及び第２ダイオードのアノードを介して交流電圧が供給され、第１ダイオード及び第２ダイオードのカソードから出力電圧を出力し、信号生成部は、カソードが相互に接続された第３ダイオード及び第４ダイオードと、カソードが第３ダイオード及び４第ダイオードのカソードに接続され、且つアノードが第３抵抗を介してグランドに接続された第１ツェナーダイオードとを備え、第１ツェナーダイオードのアノードから信号を出力する。

さらに好ましくは、補助電源部は、第１トランジスタ、第４抵抗、第２ツェナーダイオード、及び第２キャパシタをさらに備え、第１トランジスタのゲートは第２ツェナーダイオードのカソードに接続され、第２ツェナーダイオードのアノードはグランドに接続され、第１トランジスタのソースは、第２キャパシタを介してグランドに接続され、第１トランジスタのドレインは、第４抵抗を介して第１トランジスタのゲートに接続されている。

好ましくは、信号生成部は、第２トランジスタ、第５抵抗、及び第３ツェナーダイオードをさらに備え、第１ツェナーダイオード及び第３抵抗は、直接接続される代わりに、第２トランジスタを介して接続され、第２トランジスタのゲートは、第３ツェナーダイオードのカソードに接続され、第３ツェナーダイオードのアノードはグランドに接続され、第２トランジスタのソースは、第３抵抗を介してグランドに接続され、第２トランジスタのドレインは、第１ツェナーダイオードのアノードに接続され、第２トランジスタのソースの電圧を出力信号として出力する。

より好ましくは、第１スイッチ及び第２スイッチは、電界効果トランジスタである。

さらに好ましくは、第１ダイオード及び第２ダイオード、又は、第３ダイオード及び第４ダイオードは、ダイオードブリッジを構成する。

本発明によれば、入力される交流電圧の絶対値が、ゼロクロスポイント付近の小さい電圧である期間のみフォトカプラを通電させ、それ以外の期間ではフォトカプラを断電させることができるので、ゼロクロス検知回路としての機能を維持したまま、フォトカプラがオンされる期間を従来よりも短くして、ゼロクロス検知回路の消費電力を低減することができる。

反転制御部を、第１スイッチ、第２スイッチ、第１抵抗、及び第４抵抗で構成することにより、従来のゼロクロス検知回路の制御とは反転した論理でフォトカプラを制御することができ、フォトカプラがオンされる期間を従来よりも短くして、消費電力を低減することができる。

補助電源部を、第１トランジスタ、第４抵抗、第２ツェナーダイオード、及び第２キャパシタをさらに備えて構成することにより、補助電源部は、入力される交流電圧よりも低く安定した直流電圧を生成して、フォトカプラ及び反転制御部に供給することができ、耐圧が比較的低い回路素子を使用することが可能になる。

信号生成部を、第２トランジスタ、第５抵抗、及び第３ツェナーダイオードをさらに備えて構成することにより、入力される交流電圧よりも低く安定した直流電圧を生成して、第１スイッチの制御に利用することができ、耐圧が比較的低い回路素子を使用することが可能になる。耐圧が低い回路素子を使用することができれば、ゼロクロス検知回路のコストを低減することが可能になる。

従来のゼロクロス検知回路を示す回路図である。 図１のゼロクロス検知回路におけるＡＣ電圧入力とフォトカプラのＯＮ／ＯＦＦ動作との対応を示す波形図である。 従来の消費電力を低減したゼロクロス検知回路を示す回路図である。 図３のゼロクロス検知回路におけるＡＣ電圧入力とフォトカプラのＯＮ／ＯＦＦ動作との対応を示す波形図である。 従来のゼロクロス検知回路における、ＡＣ電圧入力と、フォトカプラのＯＮ／ＯＦＦ動作のタイミングとの関係を示すグラフである。 従来のゼロクロス検知回路の機能構成を示すブロック図である。 本発明の実施の形態に係るゼロクロス検知回路の機能構成を示すブロック図である。 本発明の実施の形態に係るゼロクロス検知回路におけるＡＣ電圧入力とフォトカプラのＯＮ／ＯＦＦ動作との対応を示す波形図である。 本発明の実施の形態に係るゼロクロス検知回路を示す回路図である。 図９のゼロクロス検知回路の各ノードの信号レベルを示すグラフである。 図９のゼロクロス検知回路の各ノードの信号レベルを示すグラフである。 図９とは別の、本発明の実施の形態に係るゼロクロス検知回路の概略構成を示すブロック図である。 図９及び図１２とは別の、本発明の実施の形態に係るゼロクロス検知回路の概略構成を示すブロック図である。 本発明の実施の形態に係るゼロクロス検知回路の最小構成を示す回路図である。 図９及び図１２〜図１４とは別の、本発明の実施の形態に係るゼロクロス検知回路を示す回路図である。 図１４とは別の、本発明の実施の形態に係るゼロクロス検知回路の最小構成を示す回路図である。

以下の実施の形態では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。

上記で説明した従来のゼロクロス検知回路の機能構成は、図６のブロック図により表すことができる。即ち、従来のゼロクロス検知回路９００は、フォトカプラ９０４と、フォトカプラ９０４を駆動するゼロクロス検知部９０２とを備えた構成と考えることができる。ゼロクロス検知部９０２は、ＡＣ電源９０６から入力される交流電圧Ｖａｃの絶対値が、閾値Ｖｔｈ以上のときには、フォトカプラ９０４をＯＮし、交流電圧Ｖａｃの絶対値が、閾値Ｖｔｈ未満のときには、フォトカプラ９０４をＯＦＦする。

これに対して、本発明の実施の形態に係るゼロクロス検知回路１００の機能ブロックは、図７のようになる。ゼロクロス検知回路１００は、ゼロクロスを検知するゼロクロス検知部１０２と、フォトカプラ１０４と、補助電源部１０６とを備えている。ゼロクロス検知部１０２は、論理反転部１１０を備えている。ゼロクロス検知部１０２は、ＡＣ電源１０８から入力される交流電圧Ｖａｃに応じて、フォトカプラ１０４を駆動（ＯＮ／ＯＦＦ制御）する。このとき、ゼロクロス検知部１０２は、補助電源部１０６から電力供給を受け、論理反転部１１０により、従来のゼロクロス検知部９０２による制御とは反転した論理で、フォトカプラ１０４をＯＮ／ＯＦＦ制御する。

これによって、ゼロクロス検知回路１００においては、入力信号Ｖａｃと、フォトカプラ１０４のＯＮ／ＯＦＦ動作のタイミングとの関係は、図８のようになる。即ち、ゼロクロス期間でフォトカプラ１０４はＯＮになり、それ以外の期間ではＯＦＦになる。図８を図５と比較すると、入力信号Ｖａｃのレベルに対するフォトカプラのＯＮ／ＯＦＦが、逆になっている（論理が反転している）ことが分かる。

ゼロクロス検知回路１００の具体例を図９に示す。補助電源部１０６は、ダイオードＤ１及びＤ２、ツェナーダイオードＤ３、キャパシタＣ１及びＣ２、抵抗Ｒ１、並びにトランジスタＱ１を備えて構成されている。トランジスタＱ１は、ＮチャネルＦＥＴ素子である。トランジスタＱ１のゲートは、ツェナーダイオードＤ３のカソードに接続され、ツェナーダイオードＤ３のアノードはノードｎ１０に接続されている。ここでは、ノードｎ１０の電位が、基準電位（仮想グランド）となる。トランジスタＱ１のソースはキャパシタＣ２の一端に接続され、トランジスタＱ１のドレインは、ダイオードＤ１及びダイオードＤ２のカソードと、キャパシタＣ１の一端とに接続されている。ツェナーダイオードＤ３のアノードは、キャパシタＣ１の他端、及びキャパシタＣ２の他端にも接続されている。

ダイオードＤ１及びダイオードＤ２のアノードには、ＡＣ電源１０８から交流電圧が印加される。ダイオードＤ１及びダイオードＤ２による整流作用により、ダイオードＤ１及びダイオードＤ２のアノードの電位（ノードｎ１の電圧Ｖｎ１及びノードｎ２の電圧Ｖｎ２）は、相互に位相が１８０度ずれた脈流（図１０の上から１段目及び２段目の信号波形参照）となる。ダイオードＤ１及びダイオードＤ２のカソード、即ちトランジスタＱ１のドレインの電圧（ノードｎ３の電圧Ｖｎ３）は、キャパシタＣ１による平滑作用を受け、ほぼ一定の直流電圧（リップルが残る）になる（図１０の上から３段目の信号波形参照）。したがって、抵抗Ｒ１、キャパシタＣ２、及びツェナーダイオードＤ３（トランジスタＱ１はゲート接地回路になっている）により、トランジスタＱ１のソース、即ち補助電源部１０６の出力ノードであるノードｎ４の電圧Ｖｎ４は、キャパシタＣ１の電圧よりも低い所定の電圧に保持される（図１０の最下段の信号波形参照）。即ち、補助電源部１０６は、後述するように、フォトカプラ１０４及び論理反転部１１０に所定の電圧を印加することができる。

例えば、１００Ｖの交流電圧（ピーク電圧が約１４１Ｖ）が入力され、ツェナーダイオードＤ３のツェナー電圧を３２Ｖ、トランジスタＱ１のゲートＯＮ閾値を４Ｖとすると、図１０に示すようにトランジスタＱ１のソース、即ち出力ノードｎ４の電圧Ｖｎ４は、約２８Ｖの一定の電圧になる。

ゼロクロス検知部１０２は、ダイオードブリッジＤＢ、ツェナーダイオードＤ４及びＤ５、抵抗Ｒ２〜Ｒ６、並びにトランジスタＱ２〜Ｑ４から構成されている。トランジスタＱ３及びトランジスタＱ４は、ＮチャネルＦＥＴ素子である。

トランジスタＱ２のベースはツェナーダイオードＤ５のカソードに接続されており、ツェナーダイオードＤ５のアノードはノードｎ１０（仮想グランド）に接続されている。トランジスタＱ２のコレクタは、ツェナーダイオードＤ４のアノードに接続され、抵抗Ｒ２を介してトランジスタＱ２のベースにも接続されている。トランジスタＱ２のソースは、抵抗Ｒ３を介してノードｎ１０に接続されている。ツェナーダイオードＤ４のカソードは、ダイオードブリッジＤＢの出力端（２つのダイオードのカソードの接続ノード）に接続されている。ダイオードブリッジＤＢの入力端（２つのダイオードのアノードの接続ノード）は、ノードｎ１０に接続されている。

トランジスタＱ３は、ゲートがトランジスタＱ２のエミッタに接続され、ソースがノードｎ１０に接続され、ドレインが抵抗Ｒ４を介して補助電源部１０６の出力ノードであるノードｎ４（トランジスタＱ１のソース）に接続されている。

トランジスタＱ４は、ゲートがトランジスタＱ３のドレインに接続され、ソースがノードｎ１０（仮想グランド）に接続され、ドレインがフォトカプラ１０４のフォトダイオードのカソードに接続されている。トランジスタＱ４のソース及びゲートは抵抗Ｒ５を介して接続されている。

フォトカプラ１０４のフォトダイオードのアノードは、抵抗Ｒ６を介して、補助電源部１０６の出力ノードであるノードｎ４（トランジスタＱ１のソース）に接続されている。

論理反転部１１０の機能は、抵抗Ｒ４、抵抗Ｒ５、トランジスタＱ３、及びトランジスタＱ４により実現される。

このように構成されているゼロクロス検知部１０２の動作について説明する。ＡＣ電源からダイオードブリッジＤＢに入力する交流電圧は、ダイオードブリッジＤＢの整流作用により全波整流される。即ちダイオードブリッジＤＢの出力端であるノードｎ５の電圧Ｖｎ５は、図１１の最上段のような信号波形になる。ここでは、実効値１００Ｖの交流電圧（ピーク電圧約１４１Ｖ）が入力されるとしている。全波整流された電圧Ｖｎ５に対して、ツェナーダイオードＤ４は、閾値Ｖｔｈを設定する。即ち、電圧Ｖｎ５が閾値Ｖｔｈ以上であれば、ツェナーダイオードＤ４に電流が流れ（以下、通電ともいう）、電圧Ｖｎ５が閾値Ｖｔｈ未満であれば、ツェナーダイオードＤ４に電流が流れない（以下、断電ともいう）。

ツェナーダイオードＤ４のカソード（ノードｎ６）の電圧Ｖｎ６は、図１１の上から２段目に示した信号波形になる。ここでは、ツェナーダイオードＤ４のツェナー電圧が３０Ｖであるとしている。ノードｎ５の全波整流された電圧Ｖｎ５の波形を点線で示している。

ノードｎ６の電圧Ｖｎ６は、ツェナーダイオードＤ５、抵抗Ｒ２、抵抗Ｒ３、及びトランジスタＱ２（以下、これらで構成された回路部分を付加回路ともいう）により、トランジスタＱ２のエミッタ（ノードｎ７）に、より低い所定電圧Ｖｎ７を生成する（図１１の上から３段目の信号波形参照）。ツェナーダイオードＤ５のツェナー電圧が１０．５Ｖ、トランジスタＱ２のベース−エミッタ間の電圧が０．５Ｖであるとすると、ツェナーダイオードＤ４が通電状態にある場合、電圧Ｖｎ７は１０（＝１０．５−０．５）Ｖとなる。

電圧Ｖｎ７は、トランジスタＱ３のゲートに印加される。即ち、これらの回路によって、入力されるＡＣ電圧の絶対値が、Ｄ４のツェナー電圧によって決まる閾値Ｖｔｈ以上のときには、後段のトランジスタ（即ちトランジスタＱ３）をＯＮさせ、ＡＣ電圧の絶対値が閾値Ｖｔｈ未満のときには、後段のトランジスタをＯＦＦさせる内部電圧Ｖｎ７が生成される。この内部電圧Ｖｎ７は、図２、図４、及び図５に示した従来のゼロクロス検知回路における、フォトカプラをＯＮ／ＯＦＦ制御するための制御信号に対応する。

生成された内部電圧Ｖｎ７は、トランジスタＱ３のゲートに印加される。抵抗Ｒ４及び抵抗Ｒ５はノードｎ４及びノードｎ５間に直列接続されており、トランジスタＱ３のＯＮ／ＯＦＦに応じて、抵抗Ｒ４及び抵抗Ｒ５の接続ノードｎ８がノードｎ１０に接続される、又は、接続ノードｎ８がノードｎ１０から開放される。したがって、ノードｎ８の電圧Ｖｎ８は、図１１の上から４段目に示したような信号波形になる。上記したように、ノードｎ４の電圧Ｖｎ４が約２８Ｖであれば、抵抗Ｒ４及び抵抗Ｒ５の抵抗値が等しいとすると、電圧Ｖｎ８のハイレベルは約１４Ｖである。

電圧Ｖｎ８はトランジスタＱ４のゲートに印加される。トランジスタＱ４のＯＮ／ＯＦＦにより、フォトカプラ１０４のフォトダイオードのアノード（ノードｎ９）の電圧Ｖｎ９、及び、フォトカプラ１０４の入力電流Ｉｆはそれぞれ、図１１の下から２段目及び最下段に示した信号波形のようになる。ここで、トランジスタＱ４のドレイン−ソース間のＯＮ電圧を０．１Ｖ、フォトカプラ１０４のフォトダイオードの順方向電圧を２．９Ｖとしている。

即ち、トランジスタＱ３のゲート（ノードｎ８）の電圧Ｖｎ８が０Ｖである期間は、トランジスタＱ４がＯＦＦであるので、ノードｎ９の電圧Ｖｎ９はノードｎ４の電圧Ｖｎ４と同じ（２８Ｖ）になる。トランジスタＱ３のゲート（ノードｎ８）の電圧Ｖｎ８がハイレベル（１４Ｖ）である期間は、トランジスタＱ４がＯＮであるので、フォトカプラ１０４に電流が流れて、ノードｎ９の電圧Ｖｎ９は３（＝２．９＋０．１）Ｖになる。

このように、抵抗Ｒ４、抵抗Ｒ５、トランジスタＱ３、及びトランジスタＱ４により構成された論理反転部１１０により、フォトカプラ１０４のＯＮ／ＯＦＦ状態を図８に示したように変化させることができる。即ち、入力されるＡＣ電圧に対するフォトカプラ１０４のＯＮ／ＯＦＦ状態を、従来と反転させることができる。したがって、ゼロクロス検知回路１００は、ＡＣ電圧の絶対値が閾値Ｖｔｈ未満の短い期間、フォトカプラ１０４をＯＮさせ、ゼロクロスポイントの検知信号Ｓｏｕｔを出力することができる。一方、ＡＣ電圧の絶対値が、閾値Ｖｔｈ以上の長い期間（１周期の大部分の期間）では、フォトカプラ１０４をＯＦＦすることができるので、従来よりも消費電力を低減することができる。

商用交流電圧の位相制御によるランプの調光制御回路に用いられるゼロクロス検知回路においては、より正確な位相検知のためには、ゼロクロスポイントをより正確に検知すること、即ち、閾値Ｖｔｈをより小さく設定して、よりゼロ電位付近を検出できることが望ましい。そのような場合、ゼロクロス検知回路１００では、フォトカプラ１０４のＯＮ期間がより一層短くなり、従来のゼロクロス検知回路では、フォトカプラのＯＦＦ期間がより一層短く（フォトカプラのＯＮ期間がより一層長く）なる。したがって、ゼロクロス検知回路１００と従来のゼロクロス検知回路との消費電力の差はより一層大きくなり、より一層消費電力を低減することができる。

なお、よりゼロ電位付近を検出できるようにするには、ツェナー電圧がより小さいツェナーダイオードＤ４を用いることが望ましい。

上記では、閾値ＶｔｈをツェナーダイオードＤ４のツェナー電圧によって設定する場合を説明したがこれに限定されない。トランジスタＱ３がＯＮするために閾値電圧が必要であるので、ツェナーダイオードＤ４を抵抗に置換えて、トランジスタＱ３の閾値電圧を閾値Ｖｔｈとして利用してもよい。

また、補助電源部１０６において、抵抗Ｒ１、トランジスタＱ１、ツェナーダイオードＤ３、キャパシタＣ２は付加回路である。即ち補助電源部１０６の機能を実現するには、これらの回路素子はなくてもよい。これらの素子により構成される回路部分は、補助電源部１０６の出力電圧（図９では、ノードｎ４の電圧Ｖｎ４）を、所定電圧まで低下させるためのものである。例えば、図１２に示すゼロクロス検知回路１２０ように、図９の補助電源部１０６から抵抗Ｒ１、トランジスタＱ１、ツェナーダイオードＤ３、キャパシタＣ２が除去された補助電源部１２２であってもよい。この回路では、ＡＣ電源１０８から供給される交流電圧を整流し平滑した電圧、即ち交流電圧（１４１Ｖ）と同じレベルの電圧で後段の回路を動作させる。後段の回路を構成する素子には、高耐圧の素子を使用すればよい。

この場合、補助電源部１２２の出力電圧（ノードｎ４の電圧Ｖｎ４）は、ノードｎ３と同じ信号波形（図１０の下から２段目の信号波形参照）になり、それが抵抗Ｒ６を介して、フォトカプラ１０４のフォトダイオードのアノードに印加される。

ダイオードＤ１及びダイオードＤ２の共通接続されたカソードが、補助電源部１２２の出力ノード（ノードｎ４）になっている。出力ノードｎ４は、キャパシタＣ１を介してノードｎ１０（仮想グランド）に接続されている。補助電源部１２２の出力電圧は、図９と同様に、論理反転部１１０には直接印加され、フォトカプラ１０４には抵抗Ｒ６を介して印加される。したがって、ノードｎ９の電圧Ｖｎ９（図１１の下から２段目）は、トランジスタＱ４がＯＦＦである期間には、図１１のように一定の値（２８Ｖ）ではなく、リップルが乗った高電圧レベル（１４１Ｖ）になる。しかしこの期間は、フォトカプラ１０４がＯＦＦであり、トランジスタＱ４がＯＮする期間（ゼロクロスポイントを含む短期間）には、一定の電圧（３Ｖ）になるので、フォトカプラのＯＮ／ＯＦＦ制御には影響がない。

また、図９のツェナーダイオードＤ５、抵抗Ｒ２、抵抗Ｒ３、トランジスタＱ２も付加回路であり、図１３に示すゼロクロス検知回路１４０ように、これらの回路素子がなくてもよい。図１３では、ツェナーダイオードＤ５、抵抗Ｒ２、抵抗Ｒ３、トランジスタＱ２が取除かれているが、図９と同じ論理反転部１１０を含んでいる。これらの回路がない場合、図９のトランジスタＱ３のゲート（ノードｎ７）の電圧Ｖｎ７がノードｎ６と同じになり、一定の値ではないが、トランジスタＱ３のＯＮ閾値以上であるか否かによって、ノードｎ８の電圧が決まる。したがって、図９と同じ補助電源部１０６の回路構成であれば、ノードｎ９の電圧Ｖｎ９は、図１１と同様になる。

また、図１４に示すゼロクロス検知回路１６０であってもよい。図１４の回路構成が、フォトカプラ１０４のＯＮ／ＯＦＦを、従来のゼロクロス検知回路と反転させて制御する（ゼロクロス期間でのみフォトカプラ１０４をＯＮさせる）ために必要な最小の構成である。

図１４の補助電源部１２２は、補助電源部１０６から、抵抗Ｒ１、トランジスタＱ１、ツェナーダイオードＤ３、キャパシタＣ２が除去された回路であるので、上記したようにノードｎ４の電圧Ｖｎ４＝Ｖｎ３であり、ノードｎ８の電圧Ｖｎ８は、ノードｎ４の電圧Ｖｎ４のリップルにより変動する。しかし、ノードｎ８の電圧Ｖｎ８がトランジスタＱ４のＯＮ閾値以上であるか否かによって、トランジスタＱ４がＯＮ／ＯＦＦするので、上記したように、トランジスタＱ４がＯＮする期間（ゼロクロス期間）には、一定の電圧（３Ｖ）になるので、フォトカプラのＯＮ／ＯＦＦ制御には影響がない。

ツェナーダイオードＤ４の断電期間（ＡＣ電圧がツェナーダイオードＤ４のツェナー電圧未満の期間）では、トランジスタＱ３のゲートの電圧（ノードｎ７の電圧Ｖｎ７）は０Ｖになり、ツェナーダイオードＤ４の通電期間（ＡＣ電圧がツェナーダイオードＤ４のツェナー電圧以上）では、トランジスタＱ３のゲートの電圧（ノードｎ７の電圧Ｖｎ７）はハイレベルになるので、トランジスタＱ３をＯＮ／ＯＦＦ制御することができる。したがって、補助電源部１２２の出力電圧は、上記したように、リップルのある高電圧であるが、ゼロクロス検知回路２００は、ゼロクロス検知回路としての機能を維持したまま、省電力を実現することができる。

また、本発明のゼロクロス検知回路は、図９、図１２〜図１４の回路に限定されない。例えば、図１５に示したゼロクロス検知回路２００であってもよい。図１５の回路は、図９のゼロクロス検知回路１００において、ダイオードＤ１及びダイオードＤ２と、ダイオードブリッジＤＢとを交換した回路である。

この場合、従来のゼロクロス検知回路と反転させて制御する（ゼロクロス期間でのみフォトカプラ１０４をＯＮさせる）ために必要な最小の構成は、図１６に示すゼロクロス検知回路２２０ようになる。補助電源部２２２は、補助電源部２０２から抵抗Ｒ１、トランジスタＱ１、キャパシタＣ２、及びツェナーダイオードＤ３が除去され、ダイオードブリッジＤＢ及びキャパシタＣ１のみにより構成されている。また、図１６では、図１５からツェナーダイオードＤ５、抵抗Ｒ２、抵抗Ｒ３、及びトランジスタＱ２も除去されている。

図１５及び図１６に示したゼロクロス検知回路２００及び２２０も、図９、及び図１２〜図１４に示したゼロクロス検知回路と同様に、ゼロクロス検知回路として機能し、省電力効果を生じることができる。

図１５においても、図１２と同様に、補助電源部２０２を、図１６の補助電源部２２２で代替してもよい。また、図１３と同様に、図１５において、ツェナーダイオードＤ５、抵抗Ｒ２、抵抗Ｒ３、及びトランジスタＱ２のみが除去されたゼロクロス検知回路であってもよい。

上記では、具体的なゼロクロス検知回路として、図９、及び図１２〜図１６を示したが、これらに限定されない。入力されるＡＣ電圧のレベルに対して、フォトカプラをＯＮ／ＯＦＦ制御する論理を、従来のゼロクロス検知回路の論理と反転させる回路（論理反転部）を備えていればよい。

上記では、トランジスタＱ２がＮ型トランジスタであり、トランジスタＱ１、トランジスタＱ３、及びトランジスタＱ４がＮチャネルＦＥＴ素子である場合を説明したが、これに限定されない。トランジスタＱ２としてＰ型トランジスタを用いて回路を構成してもよい。また、トランジスタＱ１、トランジスタＱ３、及びトランジスタＱ４として、ＰチャネルＦＥＴ素子を用いて回路を構成してもよい。

特に、トランジスタＱ３及びトランジスタＱ４は、スイッチとして機能する素子であればよい。トランジスタＱ３及びトランジスタＱ４は、例えば、ＮＭＯＳ−ＦＥＴ又はＰＭＯＳ−ＦＥＴであってもよい。

本発明に係るゼロクロス検知回路は、入力される交流電圧がゼロレベルになるタイミングを検知し、フォトカプラ（１０４）を介して後段の回路にタイミングを表す信号を出力するゼロクロス検知回路である。このゼロクロス検知回路は、交流電圧を整流及び平滑して出力する補助電源部（１０６）と、交流電圧を整流し、交流電圧の絶対値が所定電圧（Ｖｔｈ）未満の期間においてローレベルであり、交流電圧の絶対値が所定電圧以上の期間においてハイレベルである信号を出力する信号生成部（Ｄ４、Ｒ３）と、補助電源部の出力電圧を用いて、信号生成部の出力信号のハイレベル及びローレベルを反転させた制御信号を生成し、当該制御信号がハイレベルの期間、フォトカプラを通電させ、当該制御信号がローレベルの期間、フォトカプラを断電させる反転制御部（１１０）とを備える。

これにより、入力される交流電圧の絶対値が、ゼロクロスポイント付近の小さい電圧である期間のみフォトカプラを通電させ、それ以外の期間ではフォトカプラを断電させることができるので、ゼロクロス検知回路としての機能を維持したまま、フォトカプラがオンされる期間を従来よりも短くして、ゼロクロス検知回路の消費電力を低減することができる。

好ましくは、反転制御部（１１０）は、第１スイッチ（Ｑ３）、第２スイッチ（Ｑ４）、第１抵抗（Ｒ４）、及び第２抵抗（Ｒ５）を備え、第１抵抗及び第２抵抗は、相互に直列接続されて補助電源部の出力端及びグランド（ｎ１０）の間に接続され、第１スイッチは、第１抵抗及び第２抵抗の接続ノード（ｎ８）とグランドとの間に接続され、第２スイッチは、フォトカプラのフォトダイオードのカソードとグランドとの間に接続され、第１スイッチは、信号生成部の出力信号がハイレベルの期間、オンして第１抵抗及び第２抵抗の接続ノードのレベルをローレベルにし、信号生成部の出力信号がローレベルの期間、オフして第１抵抗及び第２抵抗の接続ノードのレベルをハイレベルにし、補助電源部の出力電圧がフォトカプラのフォトダイオードのアノードに印加された状態で、第２スイッチは、第１抵抗及び第２抵抗の接続ノードがハイレベルの期間、オンしてフォトカプラを通電させ、第１抵抗及び第２抵抗の接続ノードがローレベルの期間、オフしてフォトカプラを断電させる。

これにより、従来のゼロクロス検知回路の制御とは反転した論理でフォトカプラを制御することができ、フォトカプラがオンされる期間を従来よりも短くして、消費電力を低減することができる。

より好ましくは、補助電源部は、カソードが相互に接続された第１ダイオード（Ｄ１）及び第２ダイオード（Ｄ２）と、第１ダイオード及び第２ダイオードのカソードとグランドとの間に接続された第１キャパシタ（Ｃ１）とを備え、第１ダイオード及び第２ダイオードのアノードを介して交流電圧が供給され、第１ダイオード及び第２ダイオードのカソードから出力電圧を出力し、信号生成部は、カソードが相互に接続された第３ダイオード及び第４ダイオード（ＤＢ）と、カソードが第３ダイオード及び４第ダイオードのカソードに接続され、且つアノードが第３抵抗（Ｒ３）を介してグランドに接続された第１ツェナーダイオード（Ｄ４）とを備え、第１ツェナーダイオードのアノードから信号を出力する。

これにより、ゼロクロス検知回路としての機能を維持したまま、従来よりも消費電力の小さいゼロクロス検知回路を実現することができる。

さらに好ましくは、補助電源部は、第１トランジスタ（Ｑ１）、第４抵抗（Ｒ１）、第２ツェナーダイオード（Ｄ３）、及び第２キャパシタ（Ｃ２）をさらに備え、第１トランジスタのゲートは第２ツェナーダイオードのカソードに接続され、第２ツェナーダイオードのアノードはグランドに接続され、第１トランジスタのソースは、第２キャパシタを介してグランドに接続され、第１トランジスタのドレインは、第４抵抗を介して第１トランジスタのゲートに接続されている。

これにより、補助電源部は、入力される交流電圧よりも低く安定した直流電圧を生成して、フォトカプラ及び反転制御部に供給することができ、耐圧が比較的低い回路素子を使用することが可能になる。

好ましくは、信号生成部は、第２トランジスタ（Ｑ２）、第５抵抗（Ｒ２）、及び第３ツェナーダイオード（Ｄ５）をさらに備え、第１ツェナーダイオード及び第３抵抗は、直接接続される代わりに、第２トランジスタを介して接続され、第２トランジスタのゲートは、第３ツェナーダイオードのカソードに接続され、第３ツェナーダイオードのアノードはグランドに接続され、第２トランジスタのソースは、第３抵抗を介してグランドに接続され、第２トランジスタのドレインは、第１ツェナーダイオードのアノードに接続され、第２トランジスタのソースの電圧を出力信号として出力する。

これにより、入力される交流電圧よりも低く安定した直流電圧を生成して、第１スイッチの制御に利用することができ、耐圧が比較的低い回路素子を使用することが可能になる。耐圧が低い回路素子を使用することができれば、ゼロクロス検知回路のコストを低減することが可能になる。

より好ましくは、第１スイッチ及び第２スイッチは、電界効果トランジスタである。

さらに好ましくは、第１ダイオード及び第２ダイオード、又は、第３ダイオード及び第４ダイオードは、ダイオードブリッジを構成する。

以上、実施の形態を説明することにより本発明を説明したが、上記した実施の形態は例示であって、本発明は上記した実施の形態に限定されるものではなく、種々変更して実施することができる。

１００、１２０、１４０、１６０、２００、２２０ ゼロクロス検知回路
１０２ ゼロクロス検知部
１０４ フォトカプラ
１０６、１２２、２０２、２２２ 補助電源部
１０８ ＡＣ電源
１１０ 論理反転部
Ｄ１、Ｄ２ ダイオード
Ｄ３〜Ｄ５ ツェナーダイオード
ＤＢ ダイオードブリッジ
Ｑ１〜Ｑ４ トランジスタ
Ｒ１〜Ｒ６ 抵抗
Ｃ１、Ｃ２キャパシタ

Claims (5)

1. 入力される交流電圧がゼロレベルになるタイミングを検知し、フォトカプラを介して後段の回路に前記タイミングを表す信号を出力するゼロクロス検知回路であって、
   前記交流電圧を整流及び平滑して出力端から出力する補助電源手段と、
   前記交流電圧を整流し、前記交流電圧の絶対値が所定電圧未満の期間においてローレベルであり、前記交流電圧の絶対値が所定電圧以上の期間においてハイレベルである信号を出力する信号生成手段と、
   前記補助電源手段の出力電圧を用いて、前記信号生成手段の出力信号のハイレベル及びローレベルを反転させた制御信号を生成し、当該制御信号がハイレベルの期間、前記フォトカプラを通電させ、当該制御信号がローレベルの期間、前記フォトカプラを断電させる反転制御手段とを備える、ゼロクロス検知回路。
2. 前記反転制御手段は、第１スイッチ手段、第２スイッチ手段、第１抵抗、及び第２抵抗を備え、
   前記第１抵抗及び前記第２抵抗は、相互に直列接続されて前記補助電源手段の出力端及びグランドの間に接続され、
   前記第１スイッチ手段は、前記第１抵抗及び前記第２抵抗の接続ノードと前記グランドとの間に接続され、
   前記第２スイッチ手段は、前記フォトカプラのフォトダイオードのカソードと前記グランドとの間に接続され、
   前記第１スイッチ手段は、
   前記信号生成手段の出力信号がハイレベルの期間、オンして前記第１抵抗及び前記第２抵抗の接続ノードのレベルをローレベルにし、
   前記信号生成手段の出力信号がローレベルの期間、オフして前記第１抵抗及び前記第２抵抗の接続ノードのレベルをハイレベルにし、
   前記補助電源手段の出力電圧が前記フォトカプラのフォトダイオードのアノードに印加された状態で、前記第２スイッチ手段は、
   前記第１抵抗及び前記第２抵抗の接続ノードがハイレベルの期間、オンして前記フォトカプラを通電させ、
   前記第１抵抗及び前記第２抵抗の接続ノードがローレベルの期間、オフして前記フォトカプラを断電させる、請求項１に記載のゼロクロス検知回路。
3. 前記補助電源手段は、
   カソードが相互に接続された第１ダイオード及び第２ダイオードと、
   前記第１ダイオード及び前記第２ダイオードのカソードとグランドとの間に接続された第１キャパシタとを備え、
   前記第１ダイオード及び前記第２ダイオードのアノードを介して前記交流電圧が供給され、
   前記第１ダイオード及び前記第２ダイオードのカソードから出力電圧を出力し、
   前記信号生成手段は、
   カソードが相互に接続された第３ダイオード及び第４ダイオードと、
   カソードが前記第３ダイオード及び前記４第ダイオードのカソードに接続され、且つアノードが第３抵抗を介して前記グランドに接続された第１ツェナーダイオードとを備え、
   前記第１ツェナーダイオードのアノードから前記信号を出力する、請求項１又は２に記載のゼロクロス検知回路。
4. 前記補助電源手段は、第１トランジスタ、第４抵抗、第２ツェナーダイオード、及び第２キャパシタをさらに備え、
   前記第１トランジスタのゲートは前記第２ツェナーダイオードのカソードに接続され、
   前記第２ツェナーダイオードのアノードは前記グランドに接続され、
   前記第１トランジスタのソースは、前記第２キャパシタを介して前記グランドに接続され、
   前記第１トランジスタのドレインは、前記第４抵抗を介して前記第１トランジスタのゲートに接続されている、請求項３に記載のゼロクロス検知回路。
5. 前記信号生成手段は、第２トランジスタ、第５抵抗、及び第３ツェナーダイオードをさらに備え、
   前記第１ツェナーダイオード及び前記第３抵抗は、直接接続される代わりに、前記第２トランジスタを介して接続され、
   前記第２トランジスタのゲートは、前記第３ツェナーダイオードのカソードに接続され、
   前記第３ツェナーダイオードのアノードは前記グランドに接続され、
   前記第２トランジスタのソースは、前記第３抵抗を介して前記グランドに接続され、
   前記第２トランジスタのドレインは、前記第１ツェナーダイオードのアノードに接続され、
   前記第２トランジスタのソースの電圧を出力信号として出力する、請求項３又は４に記載のゼロクロス検知回路。
   

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