JP5699562B2

JP5699562B2 - 駆動回路

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Publication number: JP5699562B2
Application number: JP2010259987A
Authority: JP
Inventors: 修大竹
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2010-11-22
Filing date: 2010-11-22
Publication date: 2015-04-15
Anticipated expiration: 2030-11-22
Also published as: JP2012114558A

Description

本発明は、トランスを用いてスイッチング素子を駆動する駆動回路に関する。

図４は従来の駆動回路の一例を示す回路図である。図４において、パルス発生器Ｐ１で発生したパルス信号は抵抗Ｒ１とコンデンサＣ１とを介してトランスＴ２の一次巻線Ｎ１に供給される。トランスＴ２の二次巻線Ｎ２に発生したパルス信号は抵抗Ｒ２を介してＭＯＳＦＥＴからなるスイッチング素子Ｑ０に印加され、スイッチング素子Ｑ０がパルス信号に応じてオンオフ駆動される。

ここで、二次巻線Ｎ２を直接、スイッチング素子Ｑ０に接続すると、パルス信号のオンデューティが例えば５０％である場合、パルス信号の最大値はスイッチング素子Ｑ０のしきい値Ｖｔｈを超えるため、スイッチング素子Ｑ０がオン動作する。しかしながら、パルス信号のオンデューティが５０％よりも大きく変化していくと、トランスＴ２の一次、二次巻線間の信号伝達波形は、交流信号のみの伝達波形となるため、パルス幅の大きさに比例してパルス信号の最大値が低下し、パルス信号の最大値がスイッチング素子Ｑ０のしきい値Ｖｔｈ未満となると、スイッチング素子Ｑ０がオン動作しなくなる。即ち、オンデューティが変化した場合には、パルス信号からなる駆動電圧が変化してしまう。

特許文献１に記載された駆動回路は、上記課題を解決したものであり、図５に特許文献１の駆動回路の一例を示し、図６に特許文献１の駆動回路の動作波形を示す。この駆動回路は、制御部１１２からの駆動信号Ｖｓのオンデューティが増加すると、トランジスタＱ１１，トランジスタＱ１２経由でトランスの一次巻線ｎＮ１に印加する直流電源Ｖｃｃからの電圧Ｖｃ１３が増加し、二次巻線ｎＮ２の電圧ＶＴ２も増加する。即ち、二次巻線ｎＮ２の電圧ＶＴ２の最大値は一定値に保たれるので、スイッチング素子Ｑを容易に駆動することができる。

特開２００１−３４５１９４号公報

しかしながら、図５に示す駆動回路では、駆動信号Ｖｓから生成されるデューティを検出して第２駆動用電源電圧を増加させるために、第１駆動用電源電圧と第２駆動用電源電圧との２つの駆動用電源電圧が必要であった。このため、電源部品が増加し、価格が高くなっていた。

また、第２駆動用電源電圧のみの単電源で駆動した場合、スイッチング素子Ｑに印加されるゲート電圧が高くなり、ゲート電圧の定格電圧を超えたり、マージンが取れない等、信頼性の観点から好ましくなかった。

本発明の課題は、電源部品を減らし、安価な駆動回路を提供することにある。

上記課題を解決するために、本発明の駆動回路は、一次巻線と、第１の二次巻線と前記第１の二次巻線の極性とは逆極性を持つ第２の二次巻線を有する２以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、前記トランスの第１の二次巻線から出力される信号によりオンオフ制御される第１スイッチング素子と、前記トランスの第２の二次巻線の２つの端子の内、前記トランスの第１の二次巻線の一端の極性とは逆極性を持つ端子から出力される信号によりオンオフ制御される第２スイッチング素子と、前記トランスの第１の二次巻線の一端と前記第１スイッチング素子のゲート端子との間に接続され前記第１スイッチング素子を駆動する第１駆動部と、前記トランスの第２の二次巻線の一端と前記第２スイッチング素子のゲート端子との間に接続され前記第２スイッチング素子を駆動する第２駆動部と、前記トランスの第１の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第１駆動部に供給する第１倍電圧整流平滑回路と、前記トランスの第２の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第２駆動部に供給する第２倍電圧整流平滑回路とを有し、前記第１駆動部は、第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとが直列接続され、かつ、前記直列接続点が前記第１スイッチング素子のゲート端子に接続され、前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴのゲートは前記トランスの第１の二次巻線の一端に接続され、前記第２駆動部は、第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴとが直列接続され、かつ、前記直列接続点が前記第２スイッチング素子のゲート端子に接続され、前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴのゲートは前記トランスの第１の二次巻線の２つの端子の内、前記トランスの第１の二次巻線の一端の極性とは逆極性を持つ端子に接続されることを特徴とする。

本発明によれば、１つの駆動用電源電圧でスイッチング素子Ｑを駆動することができるので、電源部品を減らし、安価になる。また、各倍電圧整流平滑回路は、トランスの第１及び第２の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を第１及び第２駆動部に供給し、第１及び第２駆動部には一定の電圧が供給される。従って、第１スイッチング素子又は第２スイッチング素子のいずれかのゲートパルス幅が１００％に近づいても、各スイッチング素子のゲート駆動可能な電圧が得られるので、誤動作を防止できる。

実施例１の駆動回路の構成図である。実施例１の駆動回路の動作波形を示す図である。実施例１の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。従来の駆動回路の一例を示す構成図である。従来の駆動回路の他の一例を示す構成図である。図５に示す従来の駆動回路の動作波形を示す図である。

以下、本発明の実施の形態の駆動回路を図面を参照しながら詳細に説明する。

図１は本発明の実施例１の駆動回路の構成図である。図１に示す駆動回路において、Ｎ型ＭＯＳＦＥＴからなる第１スイッチング素子ＱｈとＮ型ＭＯＳＦＥＴからなる第２スイッチング素子Ｑｌとは直列に接続されている。第１スイッチング素子Ｑｈのドレインは図示しない電源の正極に接続され、第１スイッチング素子Ｑｈと第２スイッチング素子Ｑｌとの接続点ＶＳと、図示しない電源のグランドとの間に図示しない負荷が接続されている。

駆動回路１は、第１スイッチング素子Ｑｈのゲートと第２スイッチング素子Ｑｌのゲートとにゲート駆動回路として接続され、第１スイッチング素子Ｑｈと第２スイッチング素子Ｑｌとをパルス発生器Ｓｉのパルス信号に応じてオンオフ駆動することにより、図示しない負荷へ電源をオンオフ供給する。

図１に示す駆動回路１において、Ｐ型ＭＯＳＦＥＴＱ１とＮ型ＭＯＳＦＥＴＱ２及びＰ型ＭＯＳＦＥＴＱ３とＮ型ＭＯＳＦＥＴＱ４が駆動回路用電源Ｖｃｃの端子間に各々直列に接続されている。

パルス発生器Ｓｉの出力端子には、Ｐ型ＭＯＳＦＥＴＱ３のゲートとＮ型ＭＯＳＦＥＴＱ４のゲートとが接続されるとともに、インバータＩＮＶ１の入力端子が接続されている。Ｐ型ＭＯＳＦＥＴＱ１のゲートとＮ型ＭＯＳＦＥＴＱ２のゲートとは、インバータＩＮＶ１の出力端子に接続されている。

Ｐ型ＭＯＳＦＥＴＱ１のドレインとＮ型ＭＯＳＦＥＴＱ２のドレインは、コンデンサＣ１を介してドライブトランスＤＴ１の一次巻線Ｐ１の一端（ドット（●）端子）に接続され、ドライブトランスＤＴ１の一次巻線Ｎｐの他端はＰ型ＭＯＳＦＥＴＱ３のドレインとＮ型ＭＯＳＦＥＴＱ４のドレインとに接続されている。

パルス発生器Ｓｉのパルス信号によりＰ型ＭＯＳＦＥＴＱ１とＮ型ＭＯＳＦＥＴＱ４とが同時にオン、又はＰ型ＭＯＳＦＥＴＱ３とＮ型ＭＯＳＦＥＴＱ２とが同時にオンすることで、ドライブトランスＤＴ１の一次巻線Ｎｐにパルス電圧が印加されるようになっている。

ドライブトランスＤＴ１の第１の二次巻線Ｓ１のドット（●）端子には、ダイオードＤ１１のアノードとダイオードＤ１２のカソードとが接続され、ダイオードＤ１１のカソードとダイオードＤ１２のアノードとの間にはコンデンサＣ１１，Ｃ１２が直列に接続され、コンデンサＣ１１，Ｃ１２の接続点は、ドライブトランスＤＴ１の第１の二次巻線Ｓ１の他端が接続されている。

ダイオードＤ１１のカソードとコンデンサＣ１１の一端とはＰ型ＭＯＳＦＥＴＱ１１のソースに接続され、Ｐ型ＭＯＳＦＥＴＱ１１のドレインは抵抗Ｒ１１を介してＮ型ＭＯＳＦＥＴＱ１２のドレインとに接続されている。Ｎ型ＭＯＳＦＥＴＱ１２のソースはコンデンサＣ１２の一端とダイオードＤ１２のアノードとの接続点に接続されている。即ち、コンデンサＣ１１，Ｃ１２の直列回路が、ＭＯＳＦＥＴＱ１１，Ｑ１２と抵抗Ｒ１１との直列回路に並列に接続されている。

ドライブトランスＤＴ１の第１の二次巻線Ｓ１、ダイオードＤ１１，Ｄ１２、コンデンサＣ１１，Ｃ１２、抵抗Ｒ１１、ＭＯＳＦＥＴＱ１１，Ｑ１２により、ハイサイドに有するスイッチング素子Ｑｈのハイサイド駆動部を構成する。また、ダイオードＤ１１，Ｄ１２、コンデンサＣ１１，Ｃ１２は、第１の倍電圧整流平滑回路を構成する。ＭＯＳＦＥＴＱ１１，Ｑ１２は、第１駆動部を構成する。

ＭＯＳＦＥＴＱ１１のゲートとＭＯＳＦＥＴＱ１２のゲートとは、ドライブトランスＤＴ１の第１の二次巻線Ｓ１のドット（●）端子に接続されている。ＭＯＳＦＥＴＱ１１のドレインは抵抗Ｒ１１を介して、またＭＯＳＦＥＴＱ１２のドレインは、直接、スイッチング素子Ｑｈのゲートに接続されている。

ドライブトランスＤＴ１の第２の二次巻線Ｓ２のドット（●）端子は、二次巻線Ｓ１の極性とは逆極性になっている。即ち、ドライブトランスＤＴ１の第２の二次巻線Ｓ２の他端に、ダイオードＤ２１のアノードとダイオードＤ２２のカソードが接続され、ダイオードＤ２１のカソードとダイオードＤ２２のアノード間にはコンデンサＣ２１，Ｃ２２が直列に接続されている。コンデンサＣ２１，Ｃ２２の接続点はドライブトランスＤＴ１の第２の二次巻線Ｓ２のドット（●）端子が接続されている。

ダイオードＤ２１のカソードとコンデンサＣ２１の一端はＰ型ＭＯＳＦＥＴＱ２１のソースに接続され、Ｐ型ＭＯＳＦＥＴＱ２１のドレインは抵抗Ｒ２１を介してＮ型ＭＯＳＦＥＴＱ２２のドレインに接続され、Ｎ型ＭＯＳＦＥＴＱ２２のソースはコンデンサＣ２２の一端とダイオードＤ２２のアノードとの接続点に接続されている。即ち、コンデンサＣ２１，Ｃ２２の直列回路がＭＯＳＦＥＴＱ２１，Ｑ２２と抵抗Ｒ２１との直列回路に並列に接続されている。

ＭＯＳＦＥＴＱ２１のゲートとＭＯＳＦＥＴＱ２２のゲートとは、ドライブトランスＤＴ１の第２の二次巻線Ｓ２の他端に接続されている。ＭＯＳＦＥＴＱ２１のドレインは抵抗Ｒ２１を介して、又ＭＯＳＦＥＴＱ２２のドレインは、直接、スイッチング素子Ｑｌのゲートに接続されている。

ドライブトランスＤＴ１の第２の二次巻線Ｓ２、ダイオードＤ２１，Ｄ２２、コンデンサＣ２１，Ｃ２２、抵抗Ｒ２１、ＭＯＳＦＥＴＱ２１，Ｑ２２により、ローサイドに有するスイッチング素子Ｑｌのローサイド駆動部を構成する。また、ダイオードＤ２１，Ｄ２２、コンデンサＣ２１，Ｃ２２は、第２の倍電圧整流平滑回路を構成する。ＭＯＳＦＥＴＱ２１，Ｑ２２は、第２駆動部を構成する。

図２は実施例１の駆動回路の動作波形を示す図である。図２では、パルス発生器Ｓｉのパルス信号が、時刻ｔ１から時刻ｔ２に示したデューティは、時刻ｔ２から時刻ｔ４の期間デューティ》５０％の状態からデューティ《５０％の状態に変換し、その後、時刻ｔ４からデューティ》５０％に戻った場合の各部の波形を示している。

図２において、Ｓｉはパルス発生器Ｓｉのパルス信号、ＶNPはドライブトランスＤＴ１の一次巻線Ｎｐの両端電圧、ＶS1は第１の二次巻線Ｓ１の両端電圧、ＶAはドライブトランスＤＴ１の第１の二次巻線Ｓ１の一端Ａ（ドット●有り側）における電圧、Ｖｇｈは第１スイッチング素子Ｑｈに印加されるゲート電圧、ＶS2は第２の二次巻線Ｓ２の両端電圧、ＶBはドライブトランスＤＴ１の第２の二次巻線Ｓ２の一端Ｂ（ドット●無し側）における電圧、Ｖｃ２１，Ｖｃ２２はコンデンサＣ２１，Ｃ２２の電圧、Ｖｇｌは第２スイッチング素子Ｑｌに印加されるゲート電圧を示している。

次に、このように構成された実施例１の駆動回路の動作を図２を参照しながら詳細に説明する。

まず、時刻ｔ１〜ｔ２の期間では、パルス発生器Ｓｉのパルス信号は、デューティ》５０％である。期間ｔ１１において、パルス信号のＨレベルによりＭＯＳＦＥＴＱ１，Ｑ４がオンする。すると、Ｖｃｃ正極→Ｑ１→Ｃ１→Ｎｐ→Ｑ４→Ｖｃｃ負極の経路で電流が流れる。このため、ドライブトランスＤＴ１の一次巻線ＮｐにはコンデンサＣ１を介してドット（●）端子側の正極電圧が印加されて、巻線電圧ＶNPはパルス発生器Ｓｉの信号と同位相となる。

次に、期間ｔ１２において、パルス信号ＳｉのＬレベルによりＭＯＳＦＥＴＱ１，Ｑ４はオフしてＭＯＳＦＥＴＱ２，Ｑ３がオンする。すると、Ｖｃｃ正極→Ｑ３→Ｎｐ→Ｃ１→Ｑ２→Ｖｃｃ負極の経路で電流が流れる。このため、ドライブトランスＤＴ１の一次巻線Ｎｐには逆相のパルスが印加される。

一次巻線Ｎｐに印加されるパルス電圧ＶNPは、コンデンサＣ１により直流成分がカットされているので、駆動回路電源のグランド電位ｇ１に対して±極性のパルス波形となる。

次に、ハイサイド駆動部を構成するドライブトランスＤＴ１の第１の二次巻線Ｓ１は、一次巻線Ｎｐと極性が同じであるため、第１の二次巻線Ｓ１には同位相のパルス電圧ＶS1が印加される。パルス電圧ＶS1はダイオードＤ１１，Ｄ１２及びコンデンサＣ１１，Ｃ１２による倍電圧整流平滑回路により、倍電圧整流平滑されて倍電圧整流平滑電圧が得られる。この倍電圧整流平滑電圧は、ハイサイド駆動部のバッファ且つインバータを構成する抵抗Ｒ１１、ＭＯＳＦＥＴＱ１１，Ｑ１２の電源電圧になる。

また、第１の二次巻線Ｓ１のドット端子（●）の電圧ＶAは、ＭＯＳＦＥＴＱ１１，Ｑ１２のゲートに印加され、ＭＯＳＦＥＴＱ１１，Ｑ１２を介して第１スイッチング素子Ｑｈのゲートを駆動する。但し、ＭＯＳＦＥＴＱ１１，Ｑ１２によるインバータ構成により、パルス発生器Ｓｉのパルス信号の位相とは逆相のパルス信号が第１スイッチング素子Ｑｈに出力される。

次に、時刻ｔ２〜ｔ４の期間では、パルス発生器Ｓｉのパルス信号は、デューティ《５０％に反転する。

期間ｔ１３において、パルス信号のＬレベルによりＭＯＳＦＥＴＱ２，Ｑ３がオンする。すると、Ｖｃｃ正極→Ｑ３→Ｎｐ→Ｃ１→Ｑ２→Ｖｃｃ負極の経路で電流が流れる。このため、ドライブトランスＤＴ１の一次巻線Ｎｐには逆相のパルスが印加される。

期間ｔ１４において、パルス信号ＳｉのＬレベルによりＭＯＳＦＥＴＱ２，Ｑ３はオフしてＭＯＳＦＥＴＱ１，Ｑ４がオンする。すると、Ｖｃｃ正極→Ｑ１→Ｎｐ→Ｃ１→Ｑ４→Ｖｃｃ負極の経路で電流が流れ、ドライブトランスＤＴ１の一次巻線Ｎｐには同位相のパルスが印加される。

このとき、コンデンサＣ１に充電されていた電荷は、時刻ｔ２〜ｔ３において放電及び充電され、電荷の極性が反転していく。このため、ドライブトランスＤｔ１の一次巻線電圧ＶNPは、コンデンサＣ１の充電電圧に影響されながら時刻ｔ３〜ｔ４期間の電位となる。同様に、ドライブトランスＤＴ１の第１の二次巻線Ｓ１のパルス波形も推移する。

ここで、ドライブトランスＤＴ１の第１の二次巻線Ｓ１のドット（●）端子電圧ＶAは、ハイサイド駆動部のグランドであるＶＳ電位に対して、一定のピーク電圧を保持する。即ち、第１の二次巻線Ｓ１の他端がコンデンサＣ１１，Ｃ１２の中点に接続され、コンデンサＣ１１の電位Ｖｃ１１とコンデンサＣ１２の電位Ｖｃ１２との直列電圧が倍電圧整流平滑されることで、電位Ｖｃ１１と電位Ｖｃ１２との合成電圧ＶCDは一定電圧となるため、ドット（●）端子電圧ＶAは、駆動部のグランドであるＶＳ電位に対して一定の電圧に保持される。

従って、ＭＯＳＦＥＴＱ１１，Ｑ１２のゲートに一定の電圧に保持されたドット（●）端子電圧ＶAが印加されるので、第１スイッチング素子Ｑｈのゲート駆動電圧Ｖｇｈは、パルス発生器Ｓｉのパルス信号がデューティ》５０％からデューティ《５０％に変化しても一定のパルス電圧を保持することができる。

同様に、ローサイド駆動部においては、ドライブトランスＤＴ１の第２の二次巻線Ｓ２の極性が反転しているのみであり、パルス発生器Ｓｉのパルス信号と同相のゲート駆動電圧Ｖｇｌを出力する。

このように、実施例１の駆動回路によれば、１つの駆動用電源電圧を用いて、パルス信号のオンデューティが最大でもスイッチング素子Ｑｈ，Ｑｌを十分に駆動できるので、電源部品を減らし、安価な構成の駆動回路を提供できる。

また、各倍電圧整流平滑回路は、ドライブトランスＤＴ１の第１及び第２の二次巻線電圧を倍電圧整流平滑し該倍電圧整流平滑電圧を電源としてハイサイド駆動部及びローサイド駆動部に供給し、ハイサイド駆動部及びローサイド駆動部には一定の電圧が供給される。従って、第１スイッチング素子Ｑｈ又は第２スイッチング素子Ｑｌのいずれかのゲートパルス幅が１００％に近づいても、各スイッチング素子Ｑｈ，Ｑｌのゲート駆動可能な電圧が得られるので、誤動作を防止できる。

また、２つのスイッチング素子Ｑｈ，Ｑｌを駆動するのに、ドライブトランスＤＴ１を１つで駆動することができ、さらに簡素に且つ安価な構成の駆動回路を提供することができる。

図３は、実施例１の駆動回路の各スイッチング素子のデッドタイムが調整された波形を示す図である。図１に示す抵抗Ｒ１１と抵抗Ｒ２１の抵抗値を調整することにより、図３に示すように、第１スイッチング素子Ｑｈと第２スイッチング素子Ｑｌのゲートに印加されるゲート電圧Ｖｇｈ，Ｖｇｌに、デッドタイムｄｔ１，ｄｔ２を生成している。従って、第１スイッチング素子Ｑｈと第２スイッチング素子Ｑｌとを同時にオンさせることを防止することができる。

なお、本発明は前述した実施例１の駆動回路に限定されるものではない。実施例１の駆動回路では、ハーフブリッジ回路の駆動回路を例示したが、例えば、４つのスイッチング素子と４つの二次巻線と２つのハイサイド駆動部と２つのローサイド駆動部とでブリッジ構成したフルブリッジ回路の駆動回路を構成しても良い。

また、実施例１では、抵抗Ｒ１１をＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱｈとの間に接続し、抵抗Ｒ２１をＭＯＳＦＥＴＱ２１とＭＯＳＦＥＴＱｌとの間に接続したが、例えば、抵抗Ｒ１１をダイオードＤ１１のカソードとコンデンサＣ１１の一端との接続点とＭＯＳＦＥＴＱ１１との間に接続し、抵抗Ｒ２１をダイオードＤ２１のカソードとコンデンサＣ２１の一端との接続点とＭＯＳＦＥＴＱ２１との間に接続しても良い。このようにしても実施例１の駆動回路の効果と同様な効果が得られる。

本発明は、電源装置に適用可能である。

Ｖｃｃ駆動回路用電源
１駆動回路
Ｓｉパルス発生器
ＤＴ１ドライブトランス
Ｎｐ一次巻線
Ｓ１第１の二次巻線
Ｓ２第２の二次巻線
Ｑｈ第１スイッチング素子
Ｑｌ第２スイッチング素子
Ｑ２，Ｑ４，Ｑ１２，Ｑ２２Ｎ型ＭＯＳＦＥＴ
Ｑ１，Ｑ３，Ｑ１１，Ｑ２１Ｐ型ＭＯＳＦＥＴ
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２ダイオード
Ｃ１，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２コンデンサ
ＩＮＶ１インバータ
Ｒ１１，Ｒ２１抵抗

Claims

一次巻線と、第１の二次巻線と前記第１の二次巻線の極性とは逆極性を持つ第２の二次巻線を有する２以上の二次巻線とを有し、前記一次巻線に駆動信号が印加されるトランスと、
前記トランスの第１の二次巻線から出力される信号によりオンオフ制御される第１スイッチング素子と、
前記トランスの第２の二次巻線の２つの端子の内、前記トランスの第１の二次巻線の一端の極性とは逆極性を持つ端子から出力される信号によりオンオフ制御される第２スイッチング素子と、
前記トランスの第１の二次巻線の一端と前記第１スイッチング素子のゲート端子との間に接続され前記第１スイッチング素子を駆動する第１駆動部と、
前記トランスの第２の二次巻線の一端と前記第２スイッチング素子のゲート端子との間に接続され前記第２スイッチング素子を駆動する第２駆動部と、
前記トランスの第１の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第１駆動部に供給する第１倍電圧整流平滑回路と、
前記トランスの第２の二次巻線電圧を倍電圧整流平滑し倍電圧整流平滑電圧を前記第２駆動部に供給する第２倍電圧整流平滑回路とを有し、
前記第１駆動部は、第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとが直列接続され、かつ、前記直列接続点が前記第１スイッチング素子のゲート端子に接続され、
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴのゲートは前記トランスの第１の二次巻線の一端に接続され、
前記第２駆動部は、第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴとが直列接続され、かつ、前記直列接続点が前記第２スイッチング素子のゲート端子に接続され、
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴのゲートは前記トランスの第１の二次巻線の２つの端子の内、前記トランスの第１の二次巻線の一端の極性とは逆極性を持つ端子に接続されることを特徴とする駆動回路。
前記第１駆動部と前記第１スイッチング素子のゲート端子との間に接続された第１抵抗と、
前記第２駆動部と前記第２スイッチング素子のゲート端子との間に接続された第２抵抗とを有し、
前記第１抵抗及び前記第２抵抗を調整することにより前記第１スイッチング素子と前記第２スイッチング素子とのデッドタイムを生成することを特徴とする請求項１記載の駆動回路。