JP2009017678A - ゼロクロス検知回路 - Google Patents

Abstract

【課題】 無駄な電力損失を抑えつつ、誤動作を防ぐことが可能なゼロクロス検知回路を提供する。
【解決手段】 第１および第２のラインLINE1,LINE2を介して供給される商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路で、２つの端子の間B-Eの電位差によりスイッチングを行なうスイッチング素子Q2と、第１および第２のラインの間に直列に接続されて、その間の電位差に応じた電位差をスイッチング素子Q2の２つの端子の間に発生する電位差発生素子R2と、スイッチング素子Q2のスイッチングに応じて、ゼロクロス検知信号ZEROXを出力する信号出力回路PC1とを有し、スイッチング素子Q2の２つの端子B,Eのいずれもが、ゼロクロス検知信号のズレを生む容量素子C5から切り離されており、かつ、容量素子C5によるゼロクロス検知信号のズレを補償するための抵抗素子なしに、第１および第２のラインLINE1,LINE2に接続されている。
【選択図】 図１

Description

本発明はゼロクロス検知回路、特に、入力商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路に関するものである。

従来から、入力商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路が使用されている。

図１０は、従来のゼロクロス検知回路を含むスイッチング電源回路の回路構成例を示す図である。また、図１１は、ゼロクロス検知回路およびスイッチング電源回路の動作を表すタイミング図である。

図１０のスイッチング電源回路100は、ダイオードD1/D2/D3/D4/D7、コンデンサC1/C2、PWMモジュール、FET Q1、抵抗R7、トランスT1の一次巻線P1、および二次巻線Sから構成される。スイッチング電源回路100には、入力交流電圧LINE1/LINE2、およびグランド電位GNDが供給される。一般に、LINE1およびLINE2は、GNDを振幅中心とし、各々180°の位相差を持つ正弦波電圧である。

図１１中、『V(LINE1)-V(GND)』および『V(LINE2)-V(GND)』のグラフが、各々の電圧波形を表す。ダイオードD1/D2/D3/D4は、LINE1-LINE2間の電圧『V(LINE1)-V(LINE2)』を全波整流する。コンデンサC1は、この全波整流電圧を平滑化し、トランスT1の一次巻線P1を介してFET Q1に供給する。PWMモジュールは、FET Q1をスイッチングさせる。すると、トランスT1の二次巻線S、および補助巻線P2にパルス電圧が誘起する。

二次巻線Sに誘起したパルス電圧は、ダイオードD7、およびコンデンサC2によって整流/平滑化され、直流電圧Voutとなる。一方、補助巻線P2に誘起したパルス電圧は、ダイオードD6、およびコンデンサC4によって整流/平滑化され、直流電圧Vccとなる。

ゼロクロス検知回路200は、ダイオードD5/D6、抵抗R1/R2/R3/R4、トランジスタQ2、フォトカプラPC1、コンデンサC4、トランスT1の補助巻線P2から構成される。ダイオードD5には、入力交流電圧の一方のラインLINE1が供給される。トランジスタQ2のエミッタ端子には、ダイオードD1/D2/D3/D4で構成される全波整流回路の低電圧出力側端子VLが接続される。

LINE1の電圧がLINE2よりも高い場合(図１１中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→D4→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図１１の『I(R1)』はR1に流れる電流、『V(ZEROX)』はZEROXの電圧レベルを表す。

一方、LINE1の電圧がLINE2よりも低い場合(図１１中、t=10〜20, 30〜40msecの間)、LINE2→D4→R2→R1→D5→LINE1のルートの内、D4とD5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。

以上により、ゼロクロス検知信号ZEROXのエッジは、入力商用交流電源の電圧位相が零度となるタイミング（以下、『ゼロクロスタイミング』）と同期することになる。

ところが、一般に、端子雑音対策として、全波整流回路の低電圧出力側端子VLあるいは高電圧側端子Vhと、GNDとの間に、数1000pF程度のコンデンサ（通称『Yコンデンサ』と呼ばれる）が設けられるのが普通である。

図１２に、端子雑音対策の『Yコンデンサ』を設けたスイッチング電源回路101とゼロクロス検知回路200を示す。図１０に示した構成との違いは、ダイオードD1/D2/D3/D4で構成される全波整流回路の低電圧出力側端子VLに、コンデンサC5が接続されている点である。C5が、『Yコンデンサ』にあたる。コンデンサC5が接続されると、ゼロクロス検知回路200の出力信号であるゼロクロス検知信号ZEROXに影響を及ぼすことが知られている。

図１３に、図１２に示したスイッチング電源回路101とゼロクロス検知回路200の動作を示す。

『V(LINE1)-V(LINE2)』のグラフは、図１１と同じであるにも係わらず、R1に流れる電流を表す『I(R1)』のグラフに変化がある。図１４は、R1に流れる電流を表す『I(R1)』、およびC5に流れる電流を表す『I(C5)』のグラフを拡大した図である。R1に流れる電流を実線で、C5に流れる電流を破線で表す。

ｔ=15〜20, 35〜40msecの領域で、LINE1の電圧がLINE2の電圧より低いにも係わらず、R1に電流が流れていることが分かる。これは、LIVE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→C5→GNDのルートで流れる電流である。この電流により、LINE1の電圧がLINE2の電圧より低いにも係わらず、Q2がONし、ゼロクロス検知信号ZEROXがHighレベルとなる。よって、ゼロクロス検知信号ZEROXのエッジが、ゼロクロスタイミングと同期しないという不具合が発生する。

この不具合を解決するための方法として、特許文献１に開示されるのスイッチング電源回路101およびゼロクロス検知回路201が考案されている。この回路の構成を図１５に示す。図１２に示した構成との違いは、LINE2と全波整流回路の低電圧出力側端子VLとの間に、バランス抵抗R10が接続されていることである。バランス抵抗R10は、R1とほぼ同じ抵抗値を持つことが望ましいとされる。

図１６に、このスイッチング電源回路101とゼロクロス検知回路201の動作を示す。図１５の構成において、ｔ=15〜20, 35〜40msecの領域で問題となったコンデンサC5に流れる電流は、バランス抵抗R10を介してLINE2から供給される。従って、Q2のベース端子-エミッタ端子間に電流は流れず、ゼロクロス検知信号ZEROXのエッジが、ゼロクロスタイミングと正常に同期する。
特開2003-199343

しかしながら、前記特許文献１に開示された図１６の構成においては、バランス抵抗R10を接続することにより、バランス抵抗R10に入力交流電圧『V(LINE1)-V(LINE2)』の半波電圧が常に印加されることになり、無駄な電力損失が増すという弊害がある。

本発明は、以上の課題を解決するためになされたものであり、その目的は、無駄な電力損失を抑えつつ、誤動作を防ぐことが可能なゼロクロス検知回路を提供することにある。

上記の課題を解決するために、本発明のゼロクロス検知回路は、第１および第２のラインを介して供給される商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路であって、２つの端子の間の電位差によりスイッチングを行なうスイッチング素子と、前記第１および第２のラインの間に直列に接続されて、前記第１および第２のラインの間の電位差に応じた電位差を前記スイッチング素子の前記２つの端子の間に発生する電位差発生素子と、前記スイッチング素子のスイッチングに応じて、ゼロクロス検知信号を出力する信号出力回路とを有し、前記スイッチング素子の前記２つの端子のいずれもが、ゼロクロス検知信号のズレを生む容量素子から切り離されており、前記スイッチング素子の前記２つの端子が、前記容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子なしに、前記第１および第２のラインに接続されていることを特徴とする。

ここで、前記スイッチング素子は、トランジスタまたはＦＥＴから選ばれ、前記スイッチング素子の前記２つの端子は、トランジスタの場合はエミッタ端子とベース端子であり、ＦＥＴの場合はソース端子とゲート端子である。また、前記第１および第２のラインの間に前記電位差発生素子と並列に接続されて、前記スイッチング素子および信号出力回路に定電圧を供給する定電圧回路を更に有する。また、前記ゼロクロス検知回路は商用交流電源から所定の電圧の直流電源を生成する電源回路に接続され、前記電源回路は、前記第１および第２のラインを介して供給される商用交流電源を全波整流し平滑する全波整流平滑回路と、前記全波整流平滑回路の出力をスイッチングして出力を得る、前記ゼロクロス検知のズレを生む容量素子を有するスイッチングレギュレータとを備える。また、前記スイッチングレギュレータは、前記全波整流平滑回路に接続するトランスを有し、前記トランスからの出力に基づいて、前記スイッチング素子および信号出力回路に定電圧を供給する定電圧回路を更に有する。また、前記ゼロクロス検知回路と前記第１あるいは第２のラインの少なくとも一方のラインとの電気的接続をオン／オフする断続手段を更に有し、前記電源回路から出力される直流電源により動作する装置の制御手段からの制御信号により、前記断続手段のオン／オフが制御される。また、前記断続手段は、電磁リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかである。また、前記制御手段は、前記装置の待機時や省電力モード時を含むゼロクロス検知の必要が無い場合に、前記断続手段をオフする制御信号を出力する。

以上の構成によれば、全波整流平滑回路の低電圧出力側端子あるいは高電圧出力側端子の一方または両方とGNDとの間にコンデンサ等の容量素子が接続されていたとしても、ゼロクロス検知回路から前記容量素子に流れる電流がないため、ゼロクロス検知回路が誤動作することがない。さらに、上記誤動作を防ぐため目的で従来接続されていたバランス抵抗を接続する必要がないので、バランス抵抗で消費する無駄な電力損失を抑えることができる。

以下、本発明のゼロクロス検知回路の実施形態を、添付図面に従って詳細に説明する。なお、以下の実施形態に示すゼロクロス検知回路は本発明の数例であって、等価な回路構成や等価な素子による置き換えが可能であり、これらも本発明に含まれる。

＜実施形態１＞
図１は、本発明の実施形態１のゼロクロス検知回路202を含む構成例を示す図である。

図１のスイッチングレギュレータであるスイッチング電源回路101は、ダイオードD1/D2/D3/D4/D7、コンデンサC1/C2、PWMモジュール、FET Q1、抵抗R7、トランスT1の一次巻線P1、および二次巻線Sから構成される。スイッチング電源回路100には、入力交流電圧LINE1/LINE2、およびグランド電位GNDが供給される。一般に、LINE1およびLINE2は、GNDを振幅中心とし、各々180°の位相差を持つ正弦波電圧である。本発明の第１および第２のラインはこのLINE1およびLINE2を示す。

図１中、『V(LINE1)-V(GND)』および『V(LINE2)-V(GND)』のグラフが、各々の電圧波形を表す。ダイオードD1/D2/D3/D4は、LINE1-LINE2間の電圧『V(LINE1)-V(LINE2)』を全波整流する。コンデンサC1は、この全波整流電圧を平滑化し、トランスT1の一次巻線P1を介してFET Q1に供給する。PWMモジュールは、FET Q1をスイッチングさせる。すると、トランスT1の二次巻線S、および補助巻線P2にパルス電圧が誘起する。なお、スイッチング電源回路101には、端子雑音対策として、全波整流回路の低電圧出力側端子VLとGNDとの間に、数1000pF程度のコンデンサC5（通称『Yコンデンサ』と呼ばれる）が設けられている。ここで、本発明のゼロクロス検知信号のズレを生む容量素子はコンデンサC5を含むが、これに限定されない。ゼロクロス検知回路におけるゼロクロス検知信号のズレを生む容量素子は全て含まれる。

二次巻線Sに誘起したパルス電圧は、ダイオードD7、およびコンデンサC2によって整流/平滑化され、直流電圧Voutとなる。一方、補助巻線P2に誘起したパルス電圧は、ダイオードD6、およびコンデンサC4によって整流/平滑化され、所定電圧の直流電源である直流電圧Vccが生成される。

ゼロクロス検知回路202は、ダイオードD5/D6、抵抗R1/R2/R3/R4、トランジスタQ2、フォトカプラPC1、コンデンサC4、トランスT1の補助巻線P2から構成される。ダイオードD5には、入力交流電圧の一方のラインLINE1が供給される。トランジスタQ2のエミッタ端子には、入力交流電圧の一方のラインLINE2が供給される。ダイオードD5、抵抗R1、抵抗R2は、ラインLINE1とラインLINE2との間に直列に接続される。ここで、本発明のスイッチング素子は実施形態１のｐｎｐ型のトランジスタQ2を含み、電位差発生素子は抵抗R2を含み、信号出力回路はフォトカプラPC1などを含む。

本実施形態１の特徴は、トランジスタQ2のエミッタ端子をLINE2に接続すると共に、トランスT1の補助巻線P2、ダイオードD6、コンデンサC4で構成される定電圧回路の定電圧源をLINE2に接続したことにある。これにより、全波整流平滑回路の低電圧出力側端子VLとGNDの間にコンデンサC5が接続されていたとしても、Q2のベース端子から前記コンデンサC5を介してGNDに流れ込む電流がない。従って、ゼロクロス検知回路202が誤動作することがない。

図２を用いて、本実施形態１のゼロクロス検知回路202の動作を説明する。

LINE1の電圧がLINE2よりも高い場合(図２中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図２の『I(R1)』はR1に流れる電流、『V(ZEROX)』はゼロクロス検知信号ZEROXの電圧レベルを表す。

一方、LINE1の電圧がLINE2よりも低い場合(図２中、t=10〜20, 30〜40msecの間)、LINE2→R2→R1→D5→LINE1のルートの内、D5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。

このとき、LINE1からQ2のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。

以上で説明した実施形態１のゼロクロス検知回路202の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態２＞
図３は、本発明の実施形態２のゼロクロス検知回路203を含む構成例を示す図である。なお、実施形態１で説明した項目には、同様の符号を付し、説明を省略する。

本実施形態２の特徴は、トランジスタQ2のエミッタ端子をLINE2に接続すると共に、LINE2およびLINE2の間にダイオードD5、抵抗R1、抵抗R2と並列に接続された、ダイオードD8、抵抗R5、コンデンサC6で構成される定電圧源を有し、前記定電圧源をLINE2に接続したことにある。

これにより、全波整流平滑回路の低電圧出力側端子VLと、GNDの間にコンデンサC5が接続されていたとしても、Q2のベース端子から、前記コンデンサC5を介してGNDに流れ込む電流がない。従って、ゼロクロス検知回路203が誤動作することがない。

LINE1-LINE2間の電圧は、D8を介して、R5とC6で構成される平滑回路に供給される。よって、R3'には、実施形態１と同様にほぼ一定の電圧Vccが供給される。

LINE1の電圧がLINE2よりも高い場合、実施形態１と同様に、LINE1→D5→R1→Q2のベース端子→Q2のエミッタ端子→LINE2のルートで電流が流れる。すると、Q2はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。

この間、LINE1→D8→R5→R3'→Q2→LINE2を流れる電流によるR3'の両端電位差にコンデンサC6が充電される。

一方、LINE1の電圧がLINE2よりも低い場合も、実施形態１と同様に、LINE2→R2→R1→D5→LINE1のルートの内、D5が逆バイアスされるから、Q2のベース端子-エミッタ端子間に電流は流れない。従って、Q2はOFFする。すると、PC1内のLEDに、コンデンサC6に充電されていたVccがR3'を介して供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。

このとき、LINE1からQ2のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。

以上で説明した実施形態２のゼロクロス検知回路203の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態３＞
図４は、本発明の実施形態３のゼロクロス検知回路を含む構成例を示す図である。なお、実施形態１で説明した項目には、同様の符号を付し、説明を省略する。

本実施形態３の特徴は、実施形態１で説明したスイッチングレギュレータであるスイッチング電源回路101およびゼロクロス検知回路202を更に省電力化するため、LINE1とD5の間に電気的接続をオン／オフする断続手段であるリレーRL1を配置したことにある。これにより、ゼロクロス検知が必要のない時にはRL1をオープンにし、ゼロクロス検知回路202で消費していた電力をカットすることができる。

スイッチング電源回路101の出力Voutと、GND間には、論理素子CPUが接続されている。CPUからRL1のコイルにオン／オフを制御する制御信号である省電力信号PSAVEが供給されている。省電力信号PSAVEがHighレベルの場合、RL1の接点はONする。一方、省電力信号PSAVEがlowレベルの場合、RL1の接点がOFFする。

図４に示すCPUはスイッチング電源回路101の出力Voutの負荷となる装置を代表するものであり、限定されない。但し、ゼロクロス検知信号を使用する装置である。かかるCPUは、ゼロクロス検知信号が必要のない場合（例えば、装置の待機時や、省電力モード時など）は省電力信号PSAVEをLowレベルにして、RL1の接点をOFFにし、LINE1とD5の接続を遮断する。すると、LINE1からゼロクロス検知回路204に流入する電流は零となるから、ゼロクロス検知回路204の電力消費も零となる。

一方、ゼロクロス検知信号が必要な場合（例えば、装置の動作時や、イニシャル処理時など）、省電力信号PSAVEをHighレベルにして、RL1の接点をONにし、LINE1とD5の接続を接続する。すると、実施形態１で説明したように、ゼロクロスタイミングと同期したゼロクロス検知信号ZEROXを得ることができる。

以上で説明した実施形態３のゼロクロス検知回路203の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態４＞
図５は、本発明の実施形態４のゼロクロス検知回路205を含むの構成例を示す図である。なお、実施形態２で説明した項目には、同様の符号を付し、説明を省略する。

本実施形態４の特徴は、実施形態２で説明したスイッチング電源回路101およびゼロクロス検知回路203を更に省電力化するため、LINE1とD5/D8の間にリレーRL1を配置したことにある。これにより、ゼロクロス検知が必要のない時には、RL1をオープンにし、ゼロクロス検知回路203で消費していた電力をカットすることができる。

スイッチングレギュレータであるスイッチング電源回路101の出力VoutとGND間には、論理素子CPUが接続されている。CPUからRL1のコイルに省電力信号PSAVEが供給されている。省電力信号PSAVEがHighレベルの場合、RL1の接点はONする。一方、省電力信号PSAVEがLowレベルの場合、RL1の接点がOFFする。

CPUは、ゼロクロス検知信号が必要のない場合（例えば、装置の待機時や、省電力モード時など）、省電力信号PSAVEをLowレベルにして、RL1の接点をOFFにし、LINE1とD5の接続を遮断する。すると、LINE1からゼロクロス検知回路205に流入する電流は零となるから、ゼロクロス検知回路205の電力消費も零となる。

前記実施形態３の構成（図４）では、RL1の接点をOFFした場合でも、トランスT1の補助巻線P2→ダイオードD6→抵抗R3→フォトカプラPC1のLED→P2のルートで小電流が流れ、わずかな電力を消費していた。本実施形態４の構成(図５)によれば、RL1の接点をOFFすることで、上記わずかな電力も削減でき、更なる省電力化が実現できる。

一方、ゼロクロス検知信号が必要な場合（例えば、装置の動作時や、イニシャル処理時など）、省電力信号PSAVEをHighレベルにして、RL1の接点をONにし、LINE1とD5の接続を接続する。すると、実施形態２で説明したとおり、ゼロクロスタイミングと同期したゼロクロス検知信号ZEROXを得ることができる。

以上で説明した実施形態４のゼロクロス検知回路205の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態５＞
図６は、実施形態４のCPUからRL1のコイルへの省電力信号PSAVEの供給を、フォトサイリスタSSR1を用いて、LINE1とゼロクロス検知回路の接続を遮断するようにした実施形態５のゼロクロス検知回路205'の構成例である。この場合、SSR1内のサイリスタに整流作用があるから、図５の構成にあったD5が不要となる。

CPUが省電力信号PSAVEをLowレベルにすると、SSR1内のLEDが消灯し、SSR1内のサイリスタがOFFする。これにより、LINE1と、R1およびD8 の接続が遮断される。

CPUが省電力信号PSAVEをHighレベルにすると、SSR1内のLEDが発光し、SSR1内のサイリスタがONする。これにより、LINE1と、R1およびD8が接続される。従って、図５と同様の効果を得る。

以上で説明した実施形態５のゼロクロス検知回路205'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態６＞
図７は、実施形態１のゼロクロス検知回路202において、スイッチング素子としてｐｎｐ型のトランジスタQ2'を使用したゼロクロス検知回路202'の構成例である。

図７のゼロクロス検知回路202'の構成において、実施形態１との相違点はダイオードD5がD5'に変わったことである。

図８を用いて、本実施形態６のゼロクロス検知回路202'の動作を説明する。

LINE1の電圧がLINE2よりも低い場合(図８中、t=10〜20, 30〜40msecの間)、LINE2→Q2'のエミッタ端子→Q2'のベース端子→R1→D5→LINE1のルートで電流が流れる。すると、Q2'はONし、PC1内のLEDの両端電位差をほぼ0Vにする。従って、PC1内のフォトトランジスタがOFFする。PC1内のフォトトランジスタのコレクタ端子は、R4によってVoutにPull upされているから、ゼロクロス検知信号ZEROXはHighレベルとなる。図２の『I(R1)』はR1に流れる電流、『V(ZEROX)』はゼロクロス検知信号ZEROXの電圧レベルを表す。

一方、LINE1の電圧がLINE2よりも高い場合(図８中、t=0〜10, 20〜30, 40〜50msecの間)、LINE1→D5→R2→R1→LINE2のルートの内、D5が逆バイアスされるから、Q2'のベース端子-エミッタ端子間に電流は流れない。従って、Q2'はOFFする。すると、PC1内のLEDに、R3を介してVccが供給され、LEDが発光する。よって、PC1内のフォトトランジスタがONし、ゼロクロス検知信号ZEROXはLowレベルとなる。

このとき、LINE1からQ2'のベース端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。

以上で説明した実施形態５のゼロクロス検知回路202'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜実施形態７＞
図９は、実施形態２のゼロクロス検知回路203において、スイッチング素子をｎ型のＦＥＴQ2"に置き換えたゼロクロス検知回路203'の構成例を示す図である。

図９のゼロクロス検知回路203'の動作は、スイッチング素子がｎｐｎ型の接合トランジスタQ2からｎ型のＦＥＴQ2"に置き換わったのみで、実施形態２と同様であるので、詳説は省く。但し、トランジスタのベース端子はＦＥＴのゲート端子に、エミッタ端子はソース端子に、コレクタ端子はドレイン端子に置き換わる。

実施形態２同様に、LINE1からQ2”のゲート端子、C5を介してGNDに流れ込む電流はない。従って、ゼロクロス検知回路が誤動作することがない。以上により、ゼロクロス検知信号ZEROXのエッジは、ゼロクロスタイミングと同期することになる。さらに、上記誤動作を防ぐため目的で従来接続されていた、図１５のような容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子であるバランス抵抗R10を接続する必要がない。したがって、バランス抵抗で消費する無駄な電力損失を抑えることができる。

以上で説明した実施形態５のゼロクロス検知回路203'の構成は、スイッチング電源回路などのゼロクロス検知回路が接続される回路の構成に応じて適宜変更が可能である。したがって、本発明の範囲を限定するものではない。

＜更に他の実施形態＞
上記実施形態１乃至７には、本発明を実施する数例を説明した。しかしながら、本発明は上記実施形態１乃至７に限定されない。その回路の構成や素子の置き換えが可能であり、これらも本発明に含まれる。例えば、スイッチング素子は、ｐ型ＦＥＴであってもよく、又、トランジスタのゲート端子−エミッタ端子間の電位差を抵抗R1の両端としたが、抵抗R2の両端としても同様の効果が得られる。更に、他の適切なスイッチング素子が使用されてもよい。

また、実施形態３乃至５でゼロクロス検知回路への電源供給を遮断する構成として、リレーRL1やフォトサイリスタSSR1としたが、他の電磁リレー、トランジスタ、FET、サイリスタ、トライアックなどに置き換えても良いことは、当業者には自明である。

実施形態１に係わるゼロクロス検知回路を含む構成例を示す図である。 図１のゼロクロス検知回路の各部の信号波形を示すタイミング図である。 実施形態２に係わるゼロクロス検知回路を含む構成例を示す図である。 実施形態３に係わるゼロクロス検知回路を含む構成例を示す図である。 実施形態４に係わるゼロクロス検知回路を含む構成例を示す図である。 実施形態５に係わるゼロクロス検知回路を含む構成例を示す図である。 実施形態６に係わるゼロクロス検知回路を含む構成例を示す図である。 図７のゼロクロス検知回路の各部の信号波形を示すタイミング図である。 実施形態７に係わるゼロクロス検知回路を含む構成例を示す図である。 従来例１に係わるゼロクロス検知回路を含む構成例を示す図である。 図１０のゼロクロス検知回路の各部の信号波形を示すタイミング図である。従来例に係わる図 従来例２に係わるゼロクロス検知回路を含む構成例を示す図である。 図１２のゼロクロス検知回路の各部の信号波形を示すタイミング図である。 図１３の信号波形を拡大して示すタイミング図である。 従来例３に係わるゼロクロス検知回路を含む構成例を示す図である。 図１５のゼロクロス検知回路の各部の信号波形を示すタイミング図である。

Claims (8)

1. 第１および第２のラインを介して供給される商用交流電源の電圧位相が零度となるタイミングを検出するゼロクロス検知回路であって、
   ２つの端子の間の電位差によりスイッチングを行なうスイッチング素子と、
   前記第１および第２のラインの間に直列に接続されて、前記第１および第２のラインの間の電位差に応じた電位差を前記スイッチング素子の前記２つの端子の間に発生する電位差発生素子と、
   前記スイッチング素子のスイッチングに応じて、ゼロクロス検知信号を出力する信号出力回路とを有し、
   前記スイッチング素子の前記２つの端子のいずれもが、ゼロクロス検知信号のズレを生む容量素子から切り離されており、
   前記スイッチング素子の前記２つの端子が、前記容量素子によるゼロクロス検知信号のズレを補償するための抵抗素子なしに、前記第１および第２のラインに接続されていることを特徴とするゼロクロス検知回路。
2. 前記スイッチング素子は、トランジスタまたはＦＥＴから選ばれ、
   前記スイッチング素子の前記２つの端子は、トランジスタの場合はエミッタ端子とベース端子であり、ＦＥＴの場合はソース端子とゲート端子であることを特徴とする請求項１に記載のゼロクロス検知回路。
3. 前記第１および第２のラインの間に前記電位差発生素子と並列に接続されて、前記スイッチング素子および信号出力回路に定電圧を供給する定電圧回路を更に有することを特徴とする請求項１または２に記載のゼロクロス検知回路。
4. 前記ゼロクロス検知回路は商用交流電源から所定の電圧の直流電源を生成する電源回路に接続され、
   前記電源回路は、
   前記第１および第２のラインを介して供給される商用交流電源を全波整流し平滑する全波整流平滑回路と、
   前記全波整流平滑回路の出力をスイッチングして出力を得る、前記ゼロクロス検知のズレを生む容量素子を有するスイッチングレギュレータとを備えることを特徴とする請求項１乃至３のいずれか１項に記載のゼロクロス検知回路。
5. 前記スイッチングレギュレータは、前記全波整流平滑回路に接続するトランスを有し、
   前記トランスからの出力に基づいて、前記スイッチング素子および信号出力回路に定電圧を供給する定電圧回路を更に有することを特徴とする請求項４に記載のゼロクロス検知回路。
6. 前記ゼロクロス検知回路と前記第１あるいは第２のラインの少なくとも一方のラインとの電気的接続をオン／オフする断続手段を更に有し、
   前記電源回路から出力される直流電源により動作する装置の制御手段からの制御信号により、前記断続手段のオン／オフが制御されることを特徴とする請求項１乃至５のいずれか１項に記載のゼロクロス検知回路。
7. 前記断続手段は、電磁リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかであることを特徴とする請求項６に記載のゼロクロス検知回路。
8. 前記制御手段は、前記装置の待機時や省電力モード時を含むゼロクロス検知の必要が無い場合に、前記断続手段をオフする制御信号を出力することを特徴とする請求項７に記載のゼロクロス検知回路。

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