JP2014192363A - 配線基板およびその製造方法 - Google Patents
配線基板およびその製造方法 Download PDFInfo
- Publication number
- JP2014192363A JP2014192363A JP2013066896A JP2013066896A JP2014192363A JP 2014192363 A JP2014192363 A JP 2014192363A JP 2013066896 A JP2013066896 A JP 2013066896A JP 2013066896 A JP2013066896 A JP 2013066896A JP 2014192363 A JP2014192363 A JP 2014192363A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor element
- element connection
- plating layer
- connection pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【課題】半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れる配線基板およびその製造方法を提供する。
【解決手段】銅めっき層から成る複数の半導体素子接続パッド10が、半導体素子接続パッド10の上面および側面を外部に突出させるようにして絶縁基板3の上面に形成されているとともに、半導体素子接続パッド10上にニッケルめっき層12を介して半田バンプB1が溶着されて成る配線基板20であって、ニッケルめっき層12は、その外周部が半導体素子接続パッド10の周囲に突出した状態で半導体素子接続パッド10の上面に被着されており、ニッケルめっき層11上のみに半田バンプB1が溶着されている。
【選択図】図1
【解決手段】銅めっき層から成る複数の半導体素子接続パッド10が、半導体素子接続パッド10の上面および側面を外部に突出させるようにして絶縁基板3の上面に形成されているとともに、半導体素子接続パッド10上にニッケルめっき層12を介して半田バンプB1が溶着されて成る配線基板20であって、ニッケルめっき層12は、その外周部が半導体素子接続パッド10の周囲に突出した状態で半導体素子接続パッド10の上面に被着されており、ニッケルめっき層11上のみに半田バンプB1が溶着されている。
【選択図】図1
Description
本発明は配線基板およびその製造方法に関し、より詳細には、例えば半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。
従来から、半導体素子である半導体集積回路素子として、多数の電極を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板を構成する絶縁基板上に設けた半導体素子接続パッドを半導体集積回路素子の電極の配置に対応した並びに露出させ、この半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して電気的に接続する方法である。なお、近時は、配線基板の半導体素子接続パッドを絶縁基板の上面から突出させ、この突出した半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して接続する方法も採用されている。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板を構成する絶縁基板上に設けた半導体素子接続パッドを半導体集積回路素子の電極の配置に対応した並びに露出させ、この半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して電気的に接続する方法である。なお、近時は、配線基板の半導体素子接続パッドを絶縁基板の上面から突出させ、この突出した半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して接続する方法も採用されている。
図4は、半導体素子としてのエリアアレイ型の半導体集積回路素子Sをフリップチップ接続により搭載する従来の配線基板50を示す概略断面図である。
図4に示すように、従来の配線基板50は、コア用の絶縁板31の上下面に複数のビルドアップ用の絶縁樹脂層32が積層されて成る絶縁基板33の内部および表面にコア用の配線導体34およびビルドアップ用の配線導体35が被着されている。この配線基板50では、上面側の絶縁樹脂層32および配線導体35はそれぞれ3層ずつであり、下面側の絶縁樹脂層32および配線導体35はそれぞれ2層ずつである。また、下面側における最表層の絶縁樹脂層32およびその表面に被着された配線導体35上には保護用のソルダーレジスト層36が被着されている。なお、上面側にはソルダーレジスト層36は形成されていない。
コア用の絶縁板31の上面から下面にかけては、複数のスルーホール37が形成されている。スルーホール37の内面にはコア用の配線導体34が被着されている。さらに、スルーホール37の内部には埋め込み樹脂38が充填されている。この埋め込み樹脂38上を含む絶縁板31の上下面にもコア用の配線導体34が被着されている。
また、ビルドアップ用の絶縁樹脂層32には、それぞれに複数のビアホール39が形成されている。各絶縁樹脂層32の表面およびビアホール39の内面には、ビルドアップ用の配線導体35が被着形成されている。そしてビルドアップ用の配線導体35は、ビアホール39を介してコア用の配線導体34に接続している。このビルドアップ用の配線導体35のうち、配線基板50の上面側における最外層の絶縁樹脂層32上に被着された一部は、半導体集積回路素子Sの電極Tに電気的に接続される円形の半導体素子接続パッド40を形成している。これらの半導体素子接続パッド40は、格子状の並びに複数並んで形成されている。なお、絶縁基板33の上面側にはソルダーレジスト層36が形成されていないことから、半導体素子接続パッド40は、その上面および側面が外部に突出した状態となっている。この突出した半導体素子接続パッド40上には、半田バンプB1が溶着されている。そして半導体集積回路素子Sの電極Tが半田バンプB1を介して半導体素子接続パッド40に電気的に接続される。
他方、配線基板50の下面側における最外層の絶縁樹脂層32上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド41を形成している。この外部接続パッド41は、格子状の並びに複数並んで形成されている。外部接続パッド41は、その外周部がソルダーレジスト層36により覆われているとともに、その下面中央部がソルダーレジスト層36から露出している。そして外部接続パッド41の露出部には、図示しない外部電気回路基板の配線導体が半田ボールB2を介して電気的に接続される。
このような従来の配線基板50における半導体素子接続パッド40の形成方法および半田バンプB1の溶着方法について図5を基にして説明する。まず、図5(a)に示すように、最上層の絶縁樹脂層32にビアホール39を形成する。次に図5(b)に示すように、ビアホール39内を含む絶縁樹脂層32の上面の全面に無電解銅めっき層から成る下地金属層Aを被着する。下地金属層Aの厚みは0.1〜1μm程度とする。次に、図5(c)に示すように、下地金属層Aの上にめっきレジスト層Rを形成する。めっきレジスト層Rには、半導体素子接続パッド40を形成するための開口Oを形成しておく。次に、図5(d)に示すように、開口部O内の下地金属層Aの上に電解銅めっき層から成る主導体層Bを被着する。主導体層Bの厚みは、10〜20μm程度とする。次に、図5(e)に示すように、めっきレジストMを除去する。次に、図5(f)に示すように、主導体層Bから露出する下地金属層Aをエッチング除去することにより、下地金属層Aと主導体層Bとから成る半導体素子接続パッド40を形成する。次に、図5(g)に示すように、半導体素子接続パッド40の露出表面にOSP処理によりプリフラックス膜Fを形成する。次に図5(h)に示すように、半導体素子接続パッド40上面のプリフラックス膜F上に半田ペーストPを印刷塗布する。次に半田ペーストP中の半田を加熱溶融させた後、常温まで冷却することにより、図5(i)に示すように、半導体素子接続パッド40上に半田バンプB1を溶着する。
しかしながら、この従来の配線基板50においては、図6に示すように、プリフラックス膜Fで覆われていた半導体素子接続パッド40の側面まで半田バンプB1が回り込んでしまう。したがって、この側面に回り込んだ半田バンプB1の分だけ、互いに隣接する半導体素子接続パッド40同士の絶縁間隔が狭くなる。その結果、半導体素子接続パッド40の配列ピッチが例えば150μm以下となると、半導体素子接続パッド40間の電気的な絶縁信頼性が低くなってしまうという問題点があった。
本発明の課題は、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れる配線基板およびその製造方法を提供することにある。
本発明の配線基板は、銅めっき層から成る複数の半導体素子接続パッドが、該半導体素子接続パッドの上面および側面を外部に突出させるようにして絶縁基板の上面に形成されているとともに、前記半導体素子接続パッド上にニッケルめっき層を介して半田バンプが溶着されて成る配線基板であって、前記ニッケルめっき層は、その外周部が前記半導体素子接続パッドの周囲に突出した状態で前記半導体素子接続パッドの上面のみに被着されており、該ニッケルめっき層上のみに前記半田バンプが溶着されていることを特徴とするものである。
本発明の配線基板の製造方法は、絶縁基板の上面の全面に無電解銅めっき層から成る下地金属層を被着する工程と、前記下地金属層上に半導体素子接続パッド形成用の開口部を有するめっきレジスト層を形成する工程と、前記開口部内の前記下地金属層上に電解銅めっき層から成る主導体層を被着する工程と、前記開口部内の前記主導体層上にニッケルめっき層および金めっき層を順次被着する工程と、前記めっきレジスト層を除去する工程と、前記主導体層から露出する前記下地金属をエッチング除去するとともに前記主導体層の側面をエッチングし、前記下地金属層および前記主導体層から成る半導体素子接続パッドを形成するとともに前記ニッケルめっき層および前記金めっき層の外周部が前記半導体素子接続パッドの周囲に突出した状態とする工程と、前記金めっき層上に半田を供給するとともに該半田を前記金めっき層とともに加熱溶融させて前記ニッケル層上のみに半田バンプを溶着する工程とを行うことを特徴とするものである。
本発明の配線基板によれば、半導体素子接続パッドの上面にニッケルめっき層が半導体素子接続パッドの周囲に突出した状態で被着されており、そのニッケルめっき層上のみに半田バンプが溶着されていることから、半田バンプが半導体素子接続パッドの側面に回り込むことがない。したがって、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れた配線基板を提供することができる。
また本発明の配線基板の製造方法によれば、半導体素子接続パッドの上面にニッケルめっき層と金めっき層とを順次被着させるとともに、これらのニッケルめっき層および金めっき層の外周部が半導体素子接続パッドの周囲に突出した状態とし、しかる後、金めっき層上に半田を供給するとともに半田を金めっき層とともに加熱溶融させてニッケルめっき層上のみに半田バンプを溶着することから、半田バンプが半導体素子接続パッドの側面に回り込むことがなく、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れた配線基板を提供することができる。
以下、本発明にかかる配線基板およびその製造方法について、図面を参照して詳細に説明する。
図1は、本発明における配線基板20の実施形態の一例を示す概略断面図であり、半導体素子としてのエリアアレイ型の半導体集積回路素子Sをフリップチップ接続により搭載する場合を示している。
図1は、本発明における配線基板20の実施形態の一例を示す概略断面図であり、半導体素子としてのエリアアレイ型の半導体集積回路素子Sをフリップチップ接続により搭載する場合を示している。
図1に示すように、本例の配線基板20は、コア用の絶縁板1の上下面に複数のビルドアップ用の絶縁樹脂層2が積層されて成る絶縁基板3の内部および表面にコア用の配線導体4とビルドアップ用の配線導体5とが被着されている。この配線基板20では、上面側の絶縁樹脂層2および配線導体5はそれぞれ3層ずつであり、下面側の絶縁樹脂層2および配線導体5はそれぞれ2層ずつである。また、下面側における最表層の絶縁樹脂層2およびその表面に被着された配線導体5上には保護用のソルダーレジスト層6が被着されている。なお、上面側にはソルダーレジスト層6は形成されていない。
コア用の絶縁板1は、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。コア用の絶縁板1の厚みは、400〜800μm程度である。
コア用の絶縁板1の上面から下面にかけては直径が50〜200μm程度の複数のスルーホール7が形成されている。このようなスルーホール7は、絶縁板1にドリル加工やレーザ加工を施すことにより形成される。スルーホール7の内面にはコア用の配線導体4が被着されている。さらに、スルーホール7の内部には、埋め込み樹脂8が充填されている。この埋め込み樹脂8上を含む絶縁板1の上下面にもコア用の配線導体4が被着されている。埋め込み樹脂8は、例えばエポキシ樹脂等の熱硬化性樹脂から成る。スルーホール7内の配線導体4は、銅めっき等のめっき導体層から成る。また、絶縁板1上下面の配線導体4は、銅箔等の金属箔およびその上の銅めっき等のめっき導体層から成る。
ビルドアップ用の絶縁樹脂層2は、例えばエポキシ樹脂等の熱硬化性樹脂から成る。絶縁樹脂層2の厚みは、20〜50μm程度である。各絶縁樹脂層2には、それぞれに直径が35〜100μm程度の複数のビアホール9が形成されている。各絶縁樹脂層2の表面およびビアホール9の内面には、ビルドアップ用の配線導体5が被着形成されている。配線導体5は、無電解銅めっき層およびその上の電解銅めっき層から成る。配線導体5の厚みは、10〜20μm程度である。各絶縁樹脂層2上の配線導体5は、異なる層の配線導体5やコア用の配線導体4にビアホール9を介して接続されている。これらの配線導体5は、周知のセミアディティブ法により形成されている。
ビルドアップ用の配線導体5のうち、配線基板20の上面側における最外層の配線導体5の一部は、半導体素子接続パッド10を形成している。半導体素子接続パッド10は、円形である。半導体素子接続パッド10の直径は、50〜100μm程度ある。これらの半導体素子接続パッド10は、格子状の配列で多数並んで形成されている。半導体素子接続パッド10の配列ピッチは、100〜200μm程度である。なお、絶縁基板3の上面側にはソルダーレジスト層6が形成されていないことから、半導体素子接続パッド10は、その上面および側面が外部に突出した状態となっている。この突出した半導体素子接続パッド10上には、後述するニッケルめっき層12を介して半田バンプB1が溶着されている。そして半導体集積回路素子Sの電極Tが半田バンプB1を介して半導体素子接続パッド10に電気的に接続される。
他方、配線基板20の下面側における最外層の配線導体5一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド11を形成している。外部接続パッド11は、円形である。外部接続パッド11の直径は、250〜500μm程度である。これらの外部接続パッド11は、格子状の並びに複数並んで形成されている。外部接続パッド11の配列ピッチは、500〜1000μm程度である。外部接続パッド11は、その外周部がソルダーレジスト層6により覆われているとともに、その下面中央部がソルダーレジスト層6から円形に露出している。そして外部接続パッド11の露出部には、図示しない外部電気回路基板の配線導体が半田ボールB2を介して電気的に接続される。ソルダーレジスト層6は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂から成る。ソルダーレジスト層6の厚みは、12〜50μm程度である。
ところで、本発明の配線基板20においては、図2に示すように、銅めっき層から成る半導体素子接続パッド10の上面にニッケルめっき層12が被着されている。ニッケルめっき層12の厚みは、5〜10μm程度である。さらに、ニッケルめっき層12は、その外周部が半導体素子接続パッド10の周囲に5〜10μm程度突出している。そしてこのニッケルめっき層12上のみに半田バンプB1が溶着されている。このように、半導体素子接続パッド10の上面に被着されたニッケルめっき層12が半導体素子接続パッド10の周囲に突出した状態となっており、そのニッケルめっき層12上のみに半田バンプB1が溶着されていることから、半田バンプB1が半導体素子接続パッド10の側面に回り込むことがない。したがって、半導体素子接続パッド10の配列ピッチが例えば150μm以下の狭いものであったとしても、半導体素子接続パッド10同士の電気的絶縁信頼性に優れた配線基板20を提供することができる。
次に、このような本発明の配線基板20における半導体素子接続パッド10の形成方法および半田バンプB1の溶着方法について図3を基にして説明する。
まず、図3(a)に示すように、絶縁基板3を構成する最上層の絶縁樹脂層2にビアホール9を形成する。上述したように、絶縁樹脂層2の厚みは、20〜50μm程度である。また、ビアホール9の直径は35〜100μm程度である。ビアホール9は、レーザ加工により形成される。
次に、図3(b)に示すように、ビアホール9内を含む絶縁樹脂層2の表面の全面に無電解銅めっき層から成る下地金属層Aを形成する。下地金属層Aの厚みは、0.1〜1μm程度とする。
次に、図3(c)に示すように、下地金属層Aの上にめっきレジスト層Rを形成する。めっきレジストRには、半導体素子接続パッド10を形成するための開口部Oを形成する。このようなめっきレジスト層Rは、厚みが20〜50μm程度の感光性のドライフィルムレジストを下地金属層A上に貼着した後、開口部Oを有するように露光および現像することにより形成される。
次に、図3(d)に示すように、めっきレジスト層Rの開口部O内に露出する下地金属層A上に電解銅めっき層から成る主導体層Bを被着させる。主導体層Bの厚みは、10〜20μm程度である。
次に、図3(e)に示すように、めっきレジスト層Rの開口部O内に露出する主導体層B上にニッケルめっき層12および金めっき層13を順次被着する。ニッケルめっき層12の厚みは、5〜10μm程度である。金めっき層14の厚みは、0.5〜2μm程度である。これらのニッケルめっき層12および金めっき層13は、電解めっき法により被着させる。
次に、図3(f)に示すように、めっきレジスト層Rを剥離して除去する。
次に、図3(g)に示すように、主導体層Bから露出する下地金属層Aをエッチング除去するとともに主導体層Bの側面をエッチングして、下地金属層Aおよびその上の主導体層Bから成る半導体素子接続パッド10を形成するとともにニッケルめっき層12および金めっき層13の外周部が半導体素子接続パッド10の周囲に5〜10μm程度突出した状態とする。
次に、図3(h)に示すように、金めっき層13上に半田ペーストPを印刷塗布する。半田ペーストPの印刷には、メタルマスクを用いたスクリーン印刷法が採用される。
最後に、半田ペーストP中の半田を加熱溶融させた後、常温まで冷却することにより、図3(i)に示すように、ニッケルめっき層12上のみに半田バンプB1を溶着する。なお、金めっき層13は、半田を加熱溶融させた際に半田とともに溶融して半田バンプB1中に拡散して消滅してしまう。金めっき層13が半田とともに溶融することで、半田とニッケルめっき層12とが良好に濡れて両者が強固に溶着される。このとき、ニッケルめっき層12の側面には、金めっき層13が被着されていないことから、ニッケルめっき層12の側面には半田が濡れ拡がらず、その結果、ニッケルめっき層12の上面のみに半田バンプB1が溶着される。
このように、本発明の配線基板の製造方法によれば、半導体素子接続パッド10の上面にニッケルめっき層12と金めっき層13とを順次被着させるとともに、これらのニッケルめっき層12および金めっき層13の外周部が半導体素子接続パッド10の周囲に突出した状態とし、しかる後、金めっき層13上に半田Pを供給するとともに半田Pを金めっき層13とともに加熱溶融させてニッケルめっき層12上のみに半田バンプB1を溶着することから、半田バンプB1が半導体素子接続パッド10の側面に回り込むことがなく、半導体素子接続パッド10の配列ピッチが例えば150μm以下の狭いものとであったとしても、半導体素子接続パッド10同士の電気的絶縁信頼性に優れた配線基板20を提供することができる。
3:絶縁基板
10:半導体素子接続パッド
12:ニッケルめっき層
13:金めっき層
A:下地金属層
B:主導体層
B1:半田バンプ
P:半田
R:めっきレジスト層
10:半導体素子接続パッド
12:ニッケルめっき層
13:金めっき層
A:下地金属層
B:主導体層
B1:半田バンプ
P:半田
R:めっきレジスト層
Claims (2)
- 銅めっき層から成る複数の半導体素子接続パッドが、該半導体素子接続パッドの上面および側面を外部に突出させるようにして絶縁基板の上面に形成されているとともに、前記半導体素子接続パッド上にニッケルめっき層を介して半田バンプが溶着されて成る配線基板であって、前記ニッケルめっき層は、その外周部が前記半導体素子接続パッドの周囲に突出した状態で前記半導体素子接続パッドの上面のみに被着されており、該ニッケルめっき層上のみに前記半田バンプが溶着されていることを特徴とする配線基板。
- 絶縁基板の上面の全面に無電解銅めっき層から成る下地金属層を被着する工程と、前記下地金属層上に半導体素子接続パッド形成用の開口部を有するめっきレジスト層を形成する工程と、前記開口部内の前記下地金属層上に電解銅めっき層から成る主導体層を被着する工程と、前記開口部内の前記主導体層上にニッケルめっき層および金めっき層を順次被着する工程と、前記めっきレジスト層を除去する工程と、前記主導体層から露出する前記下地金属をエッチング除去するとともに前記主導体層の側面をエッチングし、前記下地金属層および前記主導体層から成る半導体素子接続パッドを形成するとともに前記ニッケルめっき層および前記金めっき層の外周部が前記半導体素子接続パッドの周囲に突出した状態とする工程と、前記金めっき層上に半田を供給するとともに該半田を前記金めっき層とともに溶融させて前記ニッケル層上のみに半田バンプを溶着する工程とを行うことを特徴とする配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013066896A JP2014192363A (ja) | 2013-03-27 | 2013-03-27 | 配線基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013066896A JP2014192363A (ja) | 2013-03-27 | 2013-03-27 | 配線基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014192363A true JP2014192363A (ja) | 2014-10-06 |
Family
ID=51838349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013066896A Pending JP2014192363A (ja) | 2013-03-27 | 2013-03-27 | 配線基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014192363A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021223256A1 (zh) * | 2020-05-08 | 2021-11-11 | 瑞声声学科技(深圳)有限公司 | 柔性电路板工装结构 |
-
2013
- 2013-03-27 JP JP2013066896A patent/JP2014192363A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021223256A1 (zh) * | 2020-05-08 | 2021-11-11 | 瑞声声学科技(深圳)有限公司 | 柔性电路板工装结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5138277B2 (ja) | 配線基板およびその製造方法 | |
JP2012054297A (ja) | 配線基板およびその製造方法 | |
JP5861262B2 (ja) | 回路基板の製造方法及び電子装置の製造方法 | |
JP2006344664A (ja) | 配線基板およびその製造方法 | |
JP5576546B2 (ja) | 配線基板の製造方法 | |
JP6092752B2 (ja) | 配線基板 | |
JP2012054295A (ja) | 配線基板およびその製造方法 | |
JP5106197B2 (ja) | 半導体装置およびその製造方法 | |
JP2018082084A (ja) | プリント配線板およびプリント配線板の製造方法 | |
JP2012209418A (ja) | 配線基板およびその製造方法 | |
JP5432800B2 (ja) | 配線基板の製造方法 | |
JP5058929B2 (ja) | 配線基板およびその製造方法 | |
JP2007059588A (ja) | 配線基板の製造方法および配線基板 | |
JP2018032661A (ja) | プリント配線板およびその製造方法 | |
JP2009212160A (ja) | 配線基板およびその製造方法 | |
JP6737627B2 (ja) | 配線基板 | |
JP2014192363A (ja) | 配線基板およびその製造方法 | |
JP5565951B2 (ja) | 配線基板およびその製造方法 | |
JP5106351B2 (ja) | 配線基板およびその製造方法 | |
JP2016127134A (ja) | 配線基板 | |
JP2014123592A (ja) | プリント配線板の製造方法及びプリント配線板 | |
JP5586328B2 (ja) | 配線基板 | |
JP2009123757A (ja) | 配線基板およびその製造方法 | |
JP2013175518A (ja) | 配線基板 | |
JP2008251869A (ja) | 配線基板およびその製造方法 |