JP2014192363A - 配線基板およびその製造方法 - Google Patents

配線基板およびその製造方法 Download PDF

Info

Publication number
JP2014192363A
JP2014192363A JP2013066896A JP2013066896A JP2014192363A JP 2014192363 A JP2014192363 A JP 2014192363A JP 2013066896 A JP2013066896 A JP 2013066896A JP 2013066896 A JP2013066896 A JP 2013066896A JP 2014192363 A JP2014192363 A JP 2014192363A
Authority
JP
Japan
Prior art keywords
layer
semiconductor element
element connection
plating layer
connection pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013066896A
Other languages
English (en)
Inventor
Seiichi Takami
征一 高見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera SLC Technologies Corp
Original Assignee
Kyocera SLC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera SLC Technologies Corp filed Critical Kyocera SLC Technologies Corp
Priority to JP2013066896A priority Critical patent/JP2014192363A/ja
Publication of JP2014192363A publication Critical patent/JP2014192363A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

【課題】半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れる配線基板およびその製造方法を提供する。
【解決手段】銅めっき層から成る複数の半導体素子接続パッド１０が、半導体素子接続パッド１０の上面および側面を外部に突出させるようにして絶縁基板３の上面に形成されているとともに、半導体素子接続パッド１０上にニッケルめっき層１２を介して半田バンプＢ１が溶着されて成る配線基板２０であって、ニッケルめっき層１２は、その外周部が半導体素子接続パッド１０の周囲に突出した状態で半導体素子接続パッド１０の上面に被着されており、ニッケルめっき層１１上のみに半田バンプＢ１が溶着されている。
【選択図】図１

Description

本発明は配線基板およびその製造方法に関し、より詳細には、例えば半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。
従来から、半導体素子である半導体集積回路素子として、多数の電極を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板を構成する絶縁基板上に設けた半導体素子接続パッドを半導体集積回路素子の電極の配置に対応した並びに露出させ、この半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して電気的に接続する方法である。なお、近時は、配線基板の半導体素子接続パッドを絶縁基板の上面から突出させ、この突出した半導体素子接続パッドと半導体集積回路素子の電極とを半田を介して接続する方法も採用されている。
図４は、半導体素子としてのエリアアレイ型の半導体集積回路素子Ｓをフリップチップ接続により搭載する従来の配線基板５０を示す概略断面図である。
図４に示すように、従来の配線基板５０は、コア用の絶縁板３１の上下面に複数のビルドアップ用の絶縁樹脂層３２が積層されて成る絶縁基板３３の内部および表面にコア用の配線導体３４およびビルドアップ用の配線導体３５が被着されている。この配線基板５０では、上面側の絶縁樹脂層３２および配線導体３５はそれぞれ３層ずつであり、下面側の絶縁樹脂層３２および配線導体３５はそれぞれ２層ずつである。また、下面側における最表層の絶縁樹脂層３２およびその表面に被着された配線導体３５上には保護用のソルダーレジスト層３６が被着されている。なお、上面側にはソルダーレジスト層３６は形成されていない。
コア用の絶縁板３１の上面から下面にかけては、複数のスルーホール３７が形成されている。スルーホール３７の内面にはコア用の配線導体３４が被着されている。さらに、スルーホール３７の内部には埋め込み樹脂３８が充填されている。この埋め込み樹脂３８上を含む絶縁板３１の上下面にもコア用の配線導体３４が被着されている。
また、ビルドアップ用の絶縁樹脂層３２には、それぞれに複数のビアホール３９が形成されている。各絶縁樹脂層３２の表面およびビアホール３９の内面には、ビルドアップ用の配線導体３５が被着形成されている。そしてビルドアップ用の配線導体３５は、ビアホール３９を介してコア用の配線導体３４に接続している。このビルドアップ用の配線導体３５のうち、配線基板５０の上面側における最外層の絶縁樹脂層３２上に被着された一部は、半導体集積回路素子Ｓの電極Ｔに電気的に接続される円形の半導体素子接続パッド４０を形成している。これらの半導体素子接続パッド４０は、格子状の並びに複数並んで形成されている。なお、絶縁基板３３の上面側にはソルダーレジスト層３６が形成されていないことから、半導体素子接続パッド４０は、その上面および側面が外部に突出した状態となっている。この突出した半導体素子接続パッド４０上には、半田バンプＢ１が溶着されている。そして半導体集積回路素子Ｓの電極Ｔが半田バンプＢ１を介して半導体素子接続パッド４０に電気的に接続される。
他方、配線基板５０の下面側における最外層の絶縁樹脂層３２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド４１を形成している。この外部接続パッド４１は、格子状の並びに複数並んで形成されている。外部接続パッド４１は、その外周部がソルダーレジスト層３６により覆われているとともに、その下面中央部がソルダーレジスト層３６から露出している。そして外部接続パッド４１の露出部には、図示しない外部電気回路基板の配線導体が半田ボールＢ２を介して電気的に接続される。
このような従来の配線基板５０における半導体素子接続パッド４０の形成方法および半田バンプＢ１の溶着方法について図５を基にして説明する。まず、図５（ａ）に示すように、最上層の絶縁樹脂層３２にビアホール３９を形成する。次に図５（ｂ）に示すように、ビアホール３９内を含む絶縁樹脂層３２の上面の全面に無電解銅めっき層から成る下地金属層Ａを被着する。下地金属層Ａの厚みは０．１〜１μｍ程度とする。次に、図５（ｃ）に示すように、下地金属層Ａの上にめっきレジスト層Ｒを形成する。めっきレジスト層Ｒには、半導体素子接続パッド４０を形成するための開口Ｏを形成しておく。次に、図５（ｄ）に示すように、開口部Ｏ内の下地金属層Ａの上に電解銅めっき層から成る主導体層Ｂを被着する。主導体層Ｂの厚みは、１０〜２０μｍ程度とする。次に、図５（ｅ）に示すように、めっきレジストＭを除去する。次に、図５（ｆ）に示すように、主導体層Ｂから露出する下地金属層Ａをエッチング除去することにより、下地金属層Ａと主導体層Ｂとから成る半導体素子接続パッド４０を形成する。次に、図５（ｇ）に示すように、半導体素子接続パッド４０の露出表面にＯＳＰ処理によりプリフラックス膜Ｆを形成する。次に図５（ｈ）に示すように、半導体素子接続パッド４０上面のプリフラックス膜Ｆ上に半田ペーストＰを印刷塗布する。次に半田ペーストＰ中の半田を加熱溶融させた後、常温まで冷却することにより、図５（ｉ）に示すように、半導体素子接続パッド４０上に半田バンプＢ１を溶着する。
しかしながら、この従来の配線基板５０においては、図６に示すように、プリフラックス膜Ｆで覆われていた半導体素子接続パッド４０の側面まで半田バンプＢ１が回り込んでしまう。したがって、この側面に回り込んだ半田バンプＢ１の分だけ、互いに隣接する半導体素子接続パッド４０同士の絶縁間隔が狭くなる。その結果、半導体素子接続パッド４０の配列ピッチが例えば１５０μｍ以下となると、半導体素子接続パッド４０間の電気的な絶縁信頼性が低くなってしまうという問題点があった。
特開２０１０−１２９９９６号公報
本発明の課題は、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れる配線基板およびその製造方法を提供することにある。
本発明の配線基板は、銅めっき層から成る複数の半導体素子接続パッドが、該半導体素子接続パッドの上面および側面を外部に突出させるようにして絶縁基板の上面に形成されているとともに、前記半導体素子接続パッド上にニッケルめっき層を介して半田バンプが溶着されて成る配線基板であって、前記ニッケルめっき層は、その外周部が前記半導体素子接続パッドの周囲に突出した状態で前記半導体素子接続パッドの上面のみに被着されており、該ニッケルめっき層上のみに前記半田バンプが溶着されていることを特徴とするものである。
本発明の配線基板の製造方法は、絶縁基板の上面の全面に無電解銅めっき層から成る下地金属層を被着する工程と、前記下地金属層上に半導体素子接続パッド形成用の開口部を有するめっきレジスト層を形成する工程と、前記開口部内の前記下地金属層上に電解銅めっき層から成る主導体層を被着する工程と、前記開口部内の前記主導体層上にニッケルめっき層および金めっき層を順次被着する工程と、前記めっきレジスト層を除去する工程と、前記主導体層から露出する前記下地金属をエッチング除去するとともに前記主導体層の側面をエッチングし、前記下地金属層および前記主導体層から成る半導体素子接続パッドを形成するとともに前記ニッケルめっき層および前記金めっき層の外周部が前記半導体素子接続パッドの周囲に突出した状態とする工程と、前記金めっき層上に半田を供給するとともに該半田を前記金めっき層とともに加熱溶融させて前記ニッケル層上のみに半田バンプを溶着する工程とを行うことを特徴とするものである。
本発明の配線基板によれば、半導体素子接続パッドの上面にニッケルめっき層が半導体素子接続パッドの周囲に突出した状態で被着されており、そのニッケルめっき層上のみに半田バンプが溶着されていることから、半田バンプが半導体素子接続パッドの側面に回り込むことがない。したがって、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れた配線基板を提供することができる。
また本発明の配線基板の製造方法によれば、半導体素子接続パッドの上面にニッケルめっき層と金めっき層とを順次被着させるとともに、これらのニッケルめっき層および金めっき層の外周部が半導体素子接続パッドの周囲に突出した状態とし、しかる後、金めっき層上に半田を供給するとともに半田を金めっき層とともに加熱溶融させてニッケルめっき層上のみに半田バンプを溶着することから、半田バンプが半導体素子接続パッドの側面に回り込むことがなく、半導体素子接続パッドの配列ピッチが狭いものであったとしても、半導体素子接続パッド同士の電気的絶縁信頼性に優れた配線基板を提供することができる。
図１は、本発明の配線基板における実施形態の一例を示す概略断面図である。 図２は、図１に示す配線基板の要部拡大断面図である。 図３（ａ）〜（ｉ）は、本発明の配線基板の製造方法における実施形態の一例を説明するための要部断面図である。 図４は、従来の配線基板を示す概略断面図である。 図５（ａ）〜（ｉ）は、従来の配線基板の製造方法を説明するための要部断面図である。 図６は、図４に示す配線基板の要部拡大断面図である。
以下、本発明にかかる配線基板およびその製造方法について、図面を参照して詳細に説明する。
図１は、本発明における配線基板２０の実施形態の一例を示す概略断面図であり、半導体素子としてのエリアアレイ型の半導体集積回路素子Ｓをフリップチップ接続により搭載する場合を示している。
図１に示すように、本例の配線基板２０は、コア用の絶縁板１の上下面に複数のビルドアップ用の絶縁樹脂層２が積層されて成る絶縁基板３の内部および表面にコア用の配線導体４とビルドアップ用の配線導体５とが被着されている。この配線基板２０では、上面側の絶縁樹脂層２および配線導体５はそれぞれ３層ずつであり、下面側の絶縁樹脂層２および配線導体５はそれぞれ２層ずつである。また、下面側における最表層の絶縁樹脂層２およびその表面に被着された配線導体５上には保護用のソルダーレジスト層６が被着されている。なお、上面側にはソルダーレジスト層６は形成されていない。
コア用の絶縁板１は、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。コア用の絶縁板１の厚みは、４００〜８００μｍ程度である。
コア用の絶縁板１の上面から下面にかけては直径が５０〜２００μｍ程度の複数のスルーホール７が形成されている。このようなスルーホール７は、絶縁板１にドリル加工やレーザ加工を施すことにより形成される。スルーホール７の内面にはコア用の配線導体４が被着されている。さらに、スルーホール７の内部には、埋め込み樹脂８が充填されている。この埋め込み樹脂８上を含む絶縁板１の上下面にもコア用の配線導体４が被着されている。埋め込み樹脂８は、例えばエポキシ樹脂等の熱硬化性樹脂から成る。スルーホール７内の配線導体４は、銅めっき等のめっき導体層から成る。また、絶縁板１上下面の配線導体４は、銅箔等の金属箔およびその上の銅めっき等のめっき導体層から成る。
ビルドアップ用の絶縁樹脂層２は、例えばエポキシ樹脂等の熱硬化性樹脂から成る。絶縁樹脂層２の厚みは、２０〜５０μｍ程度である。各絶縁樹脂層２には、それぞれに直径が３５〜１００μｍ程度の複数のビアホール９が形成されている。各絶縁樹脂層２の表面およびビアホール９の内面には、ビルドアップ用の配線導体５が被着形成されている。配線導体５は、無電解銅めっき層およびその上の電解銅めっき層から成る。配線導体５の厚みは、１０〜２０μｍ程度である。各絶縁樹脂層２上の配線導体５は、異なる層の配線導体５やコア用の配線導体４にビアホール９を介して接続されている。これらの配線導体５は、周知のセミアディティブ法により形成されている。
ビルドアップ用の配線導体５のうち、配線基板２０の上面側における最外層の配線導体５の一部は、半導体素子接続パッド１０を形成している。半導体素子接続パッド１０は、円形である。半導体素子接続パッド１０の直径は、５０〜１００μｍ程度ある。これらの半導体素子接続パッド１０は、格子状の配列で多数並んで形成されている。半導体素子接続パッド１０の配列ピッチは、１００〜２００μｍ程度である。なお、絶縁基板３の上面側にはソルダーレジスト層６が形成されていないことから、半導体素子接続パッド１０は、その上面および側面が外部に突出した状態となっている。この突出した半導体素子接続パッド１０上には、後述するニッケルめっき層１２を介して半田バンプＢ１が溶着されている。そして半導体集積回路素子Ｓの電極Ｔが半田バンプＢ１を介して半導体素子接続パッド１０に電気的に接続される。
他方、配線基板２０の下面側における最外層の配線導体５一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１１を形成している。外部接続パッド１１は、円形である。外部接続パッド１１の直径は、２５０〜５００μｍ程度である。これらの外部接続パッド１１は、格子状の並びに複数並んで形成されている。外部接続パッド１１の配列ピッチは、５００〜１０００μｍ程度である。外部接続パッド１１は、その外周部がソルダーレジスト層６により覆われているとともに、その下面中央部がソルダーレジスト層６から円形に露出している。そして外部接続パッド１１の露出部には、図示しない外部電気回路基板の配線導体が半田ボールＢ２を介して電気的に接続される。ソルダーレジスト層６は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂から成る。ソルダーレジスト層６の厚みは、１２〜５０μｍ程度である。
ところで、本発明の配線基板２０においては、図２に示すように、銅めっき層から成る半導体素子接続パッド１０の上面にニッケルめっき層１２が被着されている。ニッケルめっき層１２の厚みは、５〜１０μｍ程度である。さらに、ニッケルめっき層１２は、その外周部が半導体素子接続パッド１０の周囲に５〜１０μｍ程度突出している。そしてこのニッケルめっき層１２上のみに半田バンプＢ１が溶着されている。このように、半導体素子接続パッド１０の上面に被着されたニッケルめっき層１２が半導体素子接続パッド１０の周囲に突出した状態となっており、そのニッケルめっき層１２上のみに半田バンプＢ１が溶着されていることから、半田バンプＢ１が半導体素子接続パッド１０の側面に回り込むことがない。したがって、半導体素子接続パッド１０の配列ピッチが例えば１５０μｍ以下の狭いものであったとしても、半導体素子接続パッド１０同士の電気的絶縁信頼性に優れた配線基板２０を提供することができる。
次に、このような本発明の配線基板２０における半導体素子接続パッド１０の形成方法および半田バンプＢ１の溶着方法について図３を基にして説明する。
まず、図３（ａ）に示すように、絶縁基板３を構成する最上層の絶縁樹脂層２にビアホール９を形成する。上述したように、絶縁樹脂層２の厚みは、２０〜５０μｍ程度である。また、ビアホール９の直径は３５〜１００μｍ程度である。ビアホール９は、レーザ加工により形成される。
次に、図３（ｂ）に示すように、ビアホール９内を含む絶縁樹脂層２の表面の全面に無電解銅めっき層から成る下地金属層Ａを形成する。下地金属層Ａの厚みは、０．１〜１μｍ程度とする。
次に、図３（ｃ）に示すように、下地金属層Ａの上にめっきレジスト層Ｒを形成する。めっきレジストＲには、半導体素子接続パッド１０を形成するための開口部Ｏを形成する。このようなめっきレジスト層Ｒは、厚みが２０〜５０μｍ程度の感光性のドライフィルムレジストを下地金属層Ａ上に貼着した後、開口部Ｏを有するように露光および現像することにより形成される。
次に、図３（ｄ）に示すように、めっきレジスト層Ｒの開口部Ｏ内に露出する下地金属層Ａ上に電解銅めっき層から成る主導体層Ｂを被着させる。主導体層Ｂの厚みは、１０〜２０μｍ程度である。
次に、図３（ｅ）に示すように、めっきレジスト層Ｒの開口部Ｏ内に露出する主導体層Ｂ上にニッケルめっき層１２および金めっき層１３を順次被着する。ニッケルめっき層１２の厚みは、５〜１０μｍ程度である。金めっき層１４の厚みは、０．５〜２μｍ程度である。これらのニッケルめっき層１２および金めっき層１３は、電解めっき法により被着させる。
次に、図３（ｆ）に示すように、めっきレジスト層Ｒを剥離して除去する。
次に、図３（ｇ）に示すように、主導体層Ｂから露出する下地金属層Ａをエッチング除去するとともに主導体層Ｂの側面をエッチングして、下地金属層Ａおよびその上の主導体層Ｂから成る半導体素子接続パッド１０を形成するとともにニッケルめっき層１２および金めっき層１３の外周部が半導体素子接続パッド１０の周囲に５〜１０μｍ程度突出した状態とする。
次に、図３（ｈ）に示すように、金めっき層１３上に半田ペーストＰを印刷塗布する。半田ペーストＰの印刷には、メタルマスクを用いたスクリーン印刷法が採用される。
最後に、半田ペーストＰ中の半田を加熱溶融させた後、常温まで冷却することにより、図３（ｉ）に示すように、ニッケルめっき層１２上のみに半田バンプＢ１を溶着する。なお、金めっき層１３は、半田を加熱溶融させた際に半田とともに溶融して半田バンプＢ１中に拡散して消滅してしまう。金めっき層１３が半田とともに溶融することで、半田とニッケルめっき層１２とが良好に濡れて両者が強固に溶着される。このとき、ニッケルめっき層１２の側面には、金めっき層１３が被着されていないことから、ニッケルめっき層１２の側面には半田が濡れ拡がらず、その結果、ニッケルめっき層１２の上面のみに半田バンプＢ１が溶着される。
このように、本発明の配線基板の製造方法によれば、半導体素子接続パッド１０の上面にニッケルめっき層１２と金めっき層１３とを順次被着させるとともに、これらのニッケルめっき層１２および金めっき層１３の外周部が半導体素子接続パッド１０の周囲に突出した状態とし、しかる後、金めっき層１３上に半田Ｐを供給するとともに半田Ｐを金めっき層１３とともに加熱溶融させてニッケルめっき層１２上のみに半田バンプＢ１を溶着することから、半田バンプＢ１が半導体素子接続パッド１０の側面に回り込むことがなく、半導体素子接続パッド１０の配列ピッチが例えば１５０μｍ以下の狭いものとであったとしても、半導体素子接続パッド１０同士の電気的絶縁信頼性に優れた配線基板２０を提供することができる。
３：絶縁基板
１０：半導体素子接続パッド
１２：ニッケルめっき層
１３：金めっき層
Ａ：下地金属層
Ｂ：主導体層
Ｂ１：半田バンプ
Ｐ：半田
Ｒ：めっきレジスト層

Claims (2)

  1. 銅めっき層から成る複数の半導体素子接続パッドが、該半導体素子接続パッドの上面および側面を外部に突出させるようにして絶縁基板の上面に形成されているとともに、前記半導体素子接続パッド上にニッケルめっき層を介して半田バンプが溶着されて成る配線基板であって、前記ニッケルめっき層は、その外周部が前記半導体素子接続パッドの周囲に突出した状態で前記半導体素子接続パッドの上面のみに被着されており、該ニッケルめっき層上のみに前記半田バンプが溶着されていることを特徴とする配線基板。
  2. 絶縁基板の上面の全面に無電解銅めっき層から成る下地金属層を被着する工程と、前記下地金属層上に半導体素子接続パッド形成用の開口部を有するめっきレジスト層を形成する工程と、前記開口部内の前記下地金属層上に電解銅めっき層から成る主導体層を被着する工程と、前記開口部内の前記主導体層上にニッケルめっき層および金めっき層を順次被着する工程と、前記めっきレジスト層を除去する工程と、前記主導体層から露出する前記下地金属をエッチング除去するとともに前記主導体層の側面をエッチングし、前記下地金属層および前記主導体層から成る半導体素子接続パッドを形成するとともに前記ニッケルめっき層および前記金めっき層の外周部が前記半導体素子接続パッドの周囲に突出した状態とする工程と、前記金めっき層上に半田を供給するとともに該半田を前記金めっき層とともに溶融させて前記ニッケル層上のみに半田バンプを溶着する工程とを行うことを特徴とする配線基板の製造方法。
JP2013066896A 2013-03-27 2013-03-27 配線基板およびその製造方法 Pending JP2014192363A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013066896A JP2014192363A (ja) 2013-03-27 2013-03-27 配線基板およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013066896A JP2014192363A (ja) 2013-03-27 2013-03-27 配線基板およびその製造方法

Publications (1)

Publication Number Publication Date
JP2014192363A true JP2014192363A (ja) 2014-10-06

Family

ID=51838349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013066896A Pending JP2014192363A (ja) 2013-03-27 2013-03-27 配線基板およびその製造方法

Country Status (1)

Country Link
JP (1) JP2014192363A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021223256A1 (zh) * 2020-05-08 2021-11-11 瑞声声学科技(深圳)有限公司 柔性电路板工装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021223256A1 (zh) * 2020-05-08 2021-11-11 瑞声声学科技(深圳)有限公司 柔性电路板工装结构

Similar Documents

Publication Publication Date Title
JP5138277B2 (ja) 配線基板およびその製造方法
JP2012054297A (ja) 配線基板およびその製造方法
JP5861262B2 (ja) 回路基板の製造方法及び電子装置の製造方法
JP2006344664A (ja) 配線基板およびその製造方法
JP5576546B2 (ja) 配線基板の製造方法
JP6092752B2 (ja) 配線基板
JP2012054295A (ja) 配線基板およびその製造方法
JP5106197B2 (ja) 半導体装置およびその製造方法
JP2018082084A (ja) プリント配線板およびプリント配線板の製造方法
JP2012209418A (ja) 配線基板およびその製造方法
JP5432800B2 (ja) 配線基板の製造方法
JP5058929B2 (ja) 配線基板およびその製造方法
JP2007059588A (ja) 配線基板の製造方法および配線基板
JP2018032661A (ja) プリント配線板およびその製造方法
JP2009212160A (ja) 配線基板およびその製造方法
JP6737627B2 (ja) 配線基板
JP2014192363A (ja) 配線基板およびその製造方法
JP5565951B2 (ja) 配線基板およびその製造方法
JP5106351B2 (ja) 配線基板およびその製造方法
JP2016127134A (ja) 配線基板
JP2014123592A (ja) プリント配線板の製造方法及びプリント配線板
JP5586328B2 (ja) 配線基板
JP2009123757A (ja) 配線基板およびその製造方法
JP2013175518A (ja) 配線基板
JP2008251869A (ja) 配線基板およびその製造方法