JP2014160981A - レベルシフト回路 - Google Patents

Abstract

【課題】誤動作しないレベルシフト回路を提供する。
【解決手段】入力端子に入力される第一電源端子の第一電源電圧の信号を第二電源端子の第二電源電圧の信号に変換して出力端子に出力するレベルシフト回路であって、第一電源電圧が所定電圧未満になることを検出する制御回路を備え、制御回路の検出信号によって、レベルシフト回路の出力端子の電圧が第二電源電圧または接地電圧に固定されるレベルシフト回路とした。
【選択図】図１

Description

本発明は、半導体装置に搭載されるレベルシフト回路に関する。

従来のレベルシフト回路について説明する。図２は、従来のレベルシフト回路を示す回路図である。

入力電圧ＶＩＮがハイレベルになると（第一電源電圧ＶＤＤ１になると）、インバータ５１により、ＮＭＯＳトランジスタ５２のゲート電圧は接地電圧ＶＳＳになる。すると、ＮＭＯＳトランジスタ５２はオフする。また、ＮＭＯＳトランジスタ５３はオンし、出力電圧ＶＯＵＴはローレベルになる（接地電圧ＶＳＳになる）。この時、ＰＭＯＳトランジスタ５４はオンしていて、内部ノードＮ１の電圧は第二電源電圧ＶＤＤ２になっていて、ＰＭＯＳトランジスタ５５はオフしている。

また、入力電圧ＶＩＮがローレベルになると（接地電圧ＶＳＳになると）、インバータ５１により、ＮＭＯＳトランジスタ５２のゲート電圧は第一電源電圧ＶＤＤ１になる。すると、ＮＭＯＳトランジスタ５２はオンし、内部ノードＮ１の電圧は接地電圧ＶＳＳになり、ＰＭＯＳトランジスタ５５はオンし、出力電圧ＶＯＵＴはハイレベルになる（第二電源電圧ＶＤＤ２になる）。この時、ＮＭＯＳトランジスタ５３はオフしている（例えば、特許文献１参照）。

特開２０１２−１３４６９０号公報

しかし、特許文献１で開示された技術では、第一電源電圧ＶＤＤ１が回路の最低動作電源電圧よりも低くなると、レベルシフト回路が誤動作して、出力電圧ＶＯＵＴが不定になってしまう。
本発明は、上記課題に鑑みてなされ、誤動作しないレベルシフト回路を提供する。

本発明は、上記課題を解決するため、入力端子に入力される第一電源端子の第一電源電圧の信号を第二電源端子の第二電源電圧の信号に変換して出力端子に出力するレベルシフト回路であって、第一電源電圧が所定電圧未満になることを検出する制御回路を備え、制御回路の検出信号によって、レベルシフト回路の出力端子の電圧が第二電源電圧または接地電圧に固定されるレベルシフト回路とした。

本発明によると、第一電源電圧が最低動作電源電圧よりも低い場合、レベルシフト回路の出力電圧は第二電源電圧または接地電圧に強制的に固定されるので、レベルシフト回路は誤動作しない。

本実施形態のレベルシフト回路を示す回路図である。 従来のレベルシフト回路を示す回路図である。

以下、本発明の実施形態について、図面を参照して説明する。
まず、レベルシフト回路の構成について説明する。図１は、レベルシフト回路を示す回路図である。ここで、第一電源端子の電圧は第一電源電圧ＶＤＤ１、第二電源端子の電圧は第二電源電圧ＶＤＤ２、接地端子の電圧は接地電圧ＶＳＳ、である。レベルシフト回路は、入力された第一電源電圧ＶＤＤ１の信号を、第二電源電圧ＶＤＤ２の信号に変換して出力する。

レベルシフト回路は、信号処理回路１０、及び、制御回路２０を備える。信号処理回路１０は、インバータ１１、ＮＭＯＳトランジスタ１２〜１３、ＰＭＯＳトランジスタ１４〜１５、及び、スイッチ１６〜１７を備える。制御回路２０は、ＮＭＯＳトランジスタ２１、電流源２２、及び、インバータ２３を備える。

レベルシフト回路において、信号処理回路１０の入力端子は、レベルシフト回路の入力端子である。信号処理回路１０の出力端子は、レベルシフト回路の出力端子である。信号処理回路１０と制御回路２０との第一制御信号端子は、互いに接続される。信号処理回路１０と制御回路２０との第二制御信号端子は、互いに接続される。

信号処理回路１０において、インバータ１１の入力端子は、信号処理回路１０の入力端子及びＮＭＯＳトランジスタ１３のゲートに接続され、出力端子は、ＮＭＯＳトランジスタ１２のゲートに接続され、電源端子は、第一電源端子に接続され、接地端子は、接地端子に接続される。ＮＭＯＳトランジスタ１２のソースは、接地端子に接続され、ドレインは、内部ノードＮ１に接続される。ＮＭＯＳトランジスタ１３のソースは、接地端子に接続され、ドレインは、内部ノードＮ２に接続される。スイッチ１６は、内部ノードＮ１と接地端子との間に設けられる。スイッチ１７は、信号処理回路１０の出力端子と内部ノードＮ２との間に設けられる。ＰＭＯＳトランジスタ１４のゲートは、信号処理回路１０の出力端子に接続され、ソースは、第二電源端子に接続され、ドレインは、内部ノードＮ１に接続される。ＰＭＯＳトランジスタ１５のゲートは、内部ノードＮ１に接続され、ソースは、第二電源端子に接続され、ドレインは、信号処理回路１０の出力端子に接続される。スイッチ１６は、信号処理回路１０の第一制御信号端子の信号で制御される。スイッチ１７は、信号処理回路１０の第二制御信号端子の信号で制御される。

制御回路２０において、ＮＭＯＳトランジスタ２１のゲートは、第一電源端子に接続され、ソースは、接地端子に接続され、ドレインは、内部ノードＮ３に接続される。電流源２２は、第二電源端子と内部ノードＮ３との間に設けられる。インバータ２３の入力端子は、内部ノードＮ３及び制御回路２０の第一制御信号端子に接続され、出力端子は、制御回路２０の第二制御信号端子に接続され、電源端子は、第二電源端子に接続され、接地端子は、接地端子に接続される。

ここで、ＮＭＯＳトランジスタ２１及び電流源２２は、電圧検出回路を構成する。電圧検出回路の入力端子は、ＮＭＯＳトランジスタ２１のゲートであり、出力端子は、内部ノードＮ３である。電圧検出回路は、第一電源電圧ＶＤＤ１が最低動作電源電圧と所定電圧との合計電圧になることを検出する。なお、この電圧は、電圧検出回路の閾値電圧であり、レベルシフト回路が実際に動作できない電源電圧（最低動作電源電圧）よりも所定電圧だけ高い電圧である。この所定電圧は、半導体装置の仕様により、適宜調整される。具体的には、ＮＭＯＳトランジスタ２１の閾値電圧及びサイズと電流源２２の電流量が適宜調整されることにより、電圧検出回路の閾値電圧が調整される。

次に、第一電源電圧ＶＤＤ１が最低動作電源電圧よりも低い場合における、レベルシフト回路の動作について説明する。

この時、第一電源電圧ＶＤＤ１は電圧検出回路の閾値電圧よりも低い。すると、ＮＭＯＳトランジスタ２１はオフする。内部ノードＮ３の電圧は、電流源２２により、プルアップされ、第二電源電圧ＶＤＤ２になる。つまり、第一制御信号が第二電源電圧ＶＤＤ２になる。スイッチ１６は例えばＮＭＯＳトランジスタであり、ゲート電圧が第二電源電圧ＶＤＤ２になると、スイッチ１６はオンするので、内部ノードＮ１の電圧は接地電圧ＶＳＳになる。よって、ＰＭＯＳトランジスタ１５がオンし、出力電圧ＶＯＵＴは第二電源電圧ＶＤＤ２に強制的に固定される。よって、第一電源電圧ＶＤＤ１が最低動作電源電圧よりも低い場合、レベルシフト回路の出力電圧ＶＯＵＴは第二電源電圧ＶＤＤ２に強制的に固定されるので、レベルシフト回路は誤動作しない。

内部ノードＮ３の電圧は第二電源電圧ＶＤＤ２になっているので、インバータ２３により、第二制御信号は接地電圧ＶＳＳになっている。スイッチ１７は例えばＮＭＯＳトランジスタであり、ゲート電圧が接地電圧ＶＳＳになっているので、スイッチ１７はオフしている。
このように、第一電源電圧ＶＤＤ１が電圧検出回路の閾値電圧よりも低い場合、レベルシフト回路の出力電圧ＶＯＵＴは第二電源電圧ＶＤＤ２に強制的に固定される。

次に、第一電源電圧ＶＤＤ１が最低動作電源電圧と所定電圧との合計電圧よりも高い場合における、レベルシフト回路の動作について説明する。

この時、第一電源電圧ＶＤＤ１は電圧検出回路の閾値電圧よりも高い。すると、ＮＭＯＳトランジスタ２１はオンする。内部ノードＮ３の電圧は、接地電圧ＶＳＳになる。つまり、第一制御信号が接地電圧ＶＳＳになるので、スイッチ１６はオフする。また、インバータ２３により、第二制御信号は第二電源電圧ＶＤＤ２になるので、スイッチ１７はオンする。

ここで、入力電圧ＶＩＮがハイレベルになると（第一電源電圧ＶＤＤ１になると）、インバータ１１により、ＮＭＯＳトランジスタ１２のゲート電圧は接地電圧ＶＳＳになる。すると、ＮＭＯＳトランジスタ１２はオフする。また、ＮＭＯＳトランジスタ１３はオンし、出力電圧ＶＯＵＴはローレベルになる（接地電圧ＶＳＳになる）。この時、ＰＭＯＳトランジスタ１４はオンしていて、内部ノードＮ１の電圧は第二電源電圧ＶＤＤ２になっていて、ＰＭＯＳトランジスタ１５はオフしている。

また、入力電圧ＶＩＮがローレベルになると（接地電圧ＶＳＳになると）、インバータ１１により、ＮＭＯＳトランジスタ１２のゲート電圧は第一電源電圧ＶＤＤ１になる。すると、ＮＭＯＳトランジスタ１２はオンし、内部ノードＮ１の電圧は接地電圧ＶＳＳになり、ＰＭＯＳトランジスタ１５はオンし、出力電圧ＶＯＵＴはハイレベルになる（第二電源電圧ＶＤＤ２になる）。この時、ＮＭＯＳトランジスタ１３はオフしている。

このように、第一電源電圧ＶＤＤ１が電圧検出回路の閾値電圧よりも高い場合、レベルシフト回路の出力電圧ＶＯＵＴは入力電圧ＶＩＮで決まる。
なお、電流源２２は、プルアップの機能を果たす範囲で、限定されない。例えば、抵抗素子であっても良い。

また、スイッチ１６及びスイッチ１７への制御信号は入れ替えられても良く、また、レベルシフト回路の出力端子と内部ノードＮ１とが入れ変えられても良い。
また、ＮＭＯＳトランジスタ２１のゲートは、第一電源端子に直接接続されているが、抵抗分圧回路を介して接続されても良い。

１０ 信号処理回路
２０ 制御回路
２２ 電流源
ＶＤＤ１〜ＶＤＤ２ 電源電圧
ＶＳＳ 接地電圧
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧

Claims (6)

1. 入力端子に入力される第一電源端子の第一電源電圧の信号を第二電源端子の第二電源電圧の信号に変換して出力端子に出力するレベルシフト回路であって、
   前記第一電源電圧が所定電圧未満になることを検出する制御回路を備え、
   前記制御回路の検出信号によって、前記レベルシフト回路の出力端子の電圧が前記第二電源電圧または接地電圧に固定されることを特徴とするレベルシフト回路。
2. 前記入力端子に入力される信号が第一電源電圧の時に前記出力端子の電圧を前記第二電源電圧にする第一ＮＭＯＳトランジスタと、
   前記第一ＮＭＯＳトランジスタと並列に接続された第一スイッチと、
   前記入力端子に入力される信号が第一電源電圧の時に前記出力端子の電圧を前記接地電圧にする第二ＮＭＯＳトランジスタと、
   前記第二ＮＭＯＳトランジスタと前記出力端子の間に接続された第二スイッチと、を備え、
   前記制御回路の検出信号によって、前記第一スイッチと前記第二スイッチとが制御されることを特徴とする請求項１記載のレベルシフト回路。
3. 前記制御回路は、
   ゲートは前記第一電源端子に接続され、ソースは接地端子に接続され、ドレインは前記制御回路の第一出力端子に接続されるＮＭＯＳトランジスタと、
   前記第二電源端子と前記制御回路の第一出力端子との間に設けられる抵抗素子と、
   前記ＮＭＯＳトランジスタのドレインと第二出力端子との間に設けられるインバータと、を備え、
   前記第一出力端子の信号で前記第一スイッチを制御し、前記第二出力端子の信号で前記第二スイッチを制御することを特徴とする請求項２記載のレベルシフト回路。
4. 半導体装置に搭載されるレベルシフト回路において、
   信号処理回路と、制御回路と、を備え、
   前記信号処理回路は、
   ソースは接地端子に接続され、ドレインは第一内部ノードに接続される第一ＮＭＯＳトランジスタと、
   ソースは接地端子に接続され、ドレインは第二内部ノードに接続される第二ＮＭＯＳトランジスタと、
   入力端子は前記信号処理回路の入力端子及び前記第二ＮＭＯＳトランジスタのゲートに接続され、出力端子は前記第一ＮＭＯＳトランジスタのゲートに接続され、電源端子は第一電源端子に接続される第一インバータと、
   前記信号処理回路の第一制御信号端子の信号で制御され、前記第一内部ノードと接地端子との間に設けられる第一スイッチと、
   前記信号処理回路の第二制御信号端子の信号で制御され、前記信号処理回路の出力端子と前記第二内部ノードとの間に設けられる第二スイッチと、
   ゲートは前記信号処理回路の出力端子に接続され、ソースは第二電源端子に接続され、ドレインは前記第一内部ノードに接続される第一ＰＭＯＳトランジスタと、
   ゲートは前記第一内部ノードに接続され、ソースは前記第二電源端子に接続され、ドレインは前記信号処理回路の出力端子に接続される第二ＰＭＯＳトランジスタと、
   を備え、
   前記制御回路は、
   入力端子は前記第一電源端子に接続され、第一電源電圧が最低動作電源電圧と所定電圧との合計電圧になることを検出する電圧検出回路と、
   入力端子は前記電圧検出回路の出力端子及び前記第一制御信号端子に接続され、出力端子は前記第二制御信号端子に接続され、電源端子は前記第二電源端子に接続される第二インバータと、
   を備えることを特徴とするレベルシフト回路。
5. 前記電圧検出回路は、
   ゲートは前記第一電源端子に接続され、ソースは接地端子に接続され、ドレインは前記電圧検出回路の出力端子に接続される第三ＮＭＯＳトランジスタと、
   前記第二電源端子と前記電圧検出回路の出力端子との間に設けられる抵抗素子と、
   を備えることを特徴とする請求項４記載のレベルシフト回路。
6. 前記電圧検出回路の閾値電圧は、前記合計電圧になるよう調整されていることを特徴とする請求項５記載のレベルシフト回路。

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