JP2014160917A - 制御回路、回路システム、および、制御方法 - Google Patents

Abstract

【課題】パワーオン時に、信号送出側の回路を電源電圧が定常値に達する前にリセットする必要がある構成に対する誤動作防止を行い、汎用性を高くする。
【解決手段】制御回路は、パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力する誤動作防止用回路と、前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力する出力バッファ回路とを含む。
【選択図】 図１

Description

本発明は、制御回路、回路システム、および、制御方法に関する。

誤動作防止のための検出回路に関する技術の一例が、特許文献１に記載されている。この技術は、バイポーラ素子回路（信号送出側の回路）の電源の立ち上がりに起因するＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジック回路の誤動作を防止するための検出回路に関するものである。

この検出回路は、詳細には、昇圧回路が昇圧を開始し、ＣＭＯＳが動作できる最小値に達すると、クリア信号をＣＭＯＳロジック回路に伝達し、昇圧電圧が予め設定した基準電圧に達するまで、クリア状態を示す検出信号を出力する。さらに、この技術は、昇圧電圧が上記基準電圧を超えると、検出信号を定常動作であることを示すようにしている。

特開平２‐２２８０６４号公報

上記特許文献１の技術の問題点は、パワーオン時に、バイポーラ素子回路を電源電圧が定常値に達する前にリセットする必要がある構成に対する誤動作防止に対応できていないので汎用性が低いことである。

本発明の目的は、上記問題点を解決した制御回路、回路システム、および、制御方法を提供することである。

本発明の制御回路は、パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力する誤動作防止用回路と、
前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力する出力バッファ回路とを含む。

本発明の制御方法は、パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力し、
前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力する。

本発明の効果は、パワーオン時に、信号送出側の回路を電源電圧が定常値に達する前にリセットする構成に対する誤動作防止に対応でき、汎用性が高いことである。

本発明の第１の実施の形態の構成を示すブロック図である。 本発明の第１の実施の形態の動作を示す波形図である。 本発明の第２の実施の形態の構成を示すブロック図である。 図３の制御回路の接続を示すブロック図である。 誤動作防止用回路の内部を示すブロック図である。 第１の内部電圧、および、第２の内部電圧の特性の一例を示す波形図である。 出力バッファ回路の内部を示すブロック図である。 本発明の第２の実施の形態の動作を示す波形図である。 本発明の第３の実施の形態の誤動作防止用回路の詳細構成を示す回路図である。 本発明の第３の実施の形態の出力バッファ回路の詳細構成を示す回路図である。

次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。

図１は、第１の実施の形態の構成を示すブロック図である。図１を参照すると、第１の実施の形態の制御回路１０１は、誤動作防止用回路１０２、および、出力バッファ回路１０３を含む。出力バッファ回路１０３は、第１のロジック回路、誤動作防止用回路１０２、および、第２のロジック回路と接続される。

図示しないが、第１のロジック回路、第２のロジック回路、および、制御回路１０１には、動作するための動作用電源電圧が供給される。また、たとえば、第１のロジック回路がＣＭＯＳ素子の回路であり、第２の回路がバイポーラ素子の回路であってもよい。

出力バッファ回路１０３は、第１のロジック回路の出力信号（デジタル）、誤動作防止用回路１０２の出力信号を受け取り、第２のロジック回路に出力信号（デジタル）を出力する。

第２のロジック回路が、第１のロジック回路より先に、パワーオンされることはない。第１のロジック回路は、パワーオンの開始時点から一定時間後にリセット信号を受け取り、内部がリセット状態になる。したがって、リセット信号が出される（発生される）と、第１のロジック回路の出力信号は、ローレベルになる。

出力バッファ回路１０３は、第１のロジック回路の出力信号と誤動作防止用回路１０２の出力信号とを比較する。正確には、出力バッファ回路１０３は、第１のロジック回路の出力信号をローレベル側にレベルシフトした信号（以降、出力レベルシフト信号と呼ぶ）を生成し、出力レベルシフト信号と誤動作防止用回路１０２の出力信号とを比較する。

次に、第１の実施の形態の動作について図面を参照して説明する。図２は、第１の実施の形態の動作を示す波形図である。

図２を参照すると、出力バッファ回路１０３は、「出力レベルシフト信号のレベル＞誤動作防止用回路１０２の出力信号のレベル」であれば、ハイレベルの出力信号（デジタル）を出力する。出力バッファ回路１０３は、「出力レベルシフト信号のレベル＜誤動作防止用回路１０２の出力信号のレベル」であれば、ローレベルの出力信号（デジタル）を出力する。

誤動作防止用回路１０２は、パワーオンの開始時点からリセット信号の発生時点までは、「出力レベルシフト信号のレベル＜自身（すなわち、誤動作防止用回路１０２）の出力信号のレベル」であるように出力信号を出力する。また、誤動作防止用回路１０２の出力信号は、リセット信号の発生時点より後（たとえば、直後、あるいは、一定時間後）に、動作用電源電圧に近づくよう（たとえば、極めて近づくよう）に、あるいは、動作用電源電圧と同レベルに変化する。ここで、この変化の時点を、変化時点と呼ぶ。

したがって、たとえば、図２に示すように、リセット信号の発生時点の動作用電源電圧＞変化時点における動作用電源電圧＞定常値の動作用電源電圧となる。

第２のロジック回路においては、パワーオンで、動作用電源電圧がハイレベルから勾配を持って定常値に変化し、それにともない、論理の判定のスレッショルド値も変化する。たとえば、定常値が−６［Ｖ］の場合、動作用電源電圧が−３［Ｖ］であると、スレッショルド値は、−１．５［Ｖ］であり、動作用電源電圧が−６［Ｖ］であると、スレッショルド値は、−３［Ｖ］である。

以上から、パワーオンが発生し、動作用電源電圧が定常値に安定するまでは、第１のロジック回路からの出力信号は、制御回路１０１により、ローレベルとして第２のロジック回路に認識される。

また、動作用電源電圧等の電圧が、パワーオンで、ローレベルになる場合を説明したが、パワーオンで、ハイレベルになるような逆の構成も可能である。この構成の場合、上記説明のハイレベル、および、ローレベルは、それぞれ、ローレベル、ハイレベルに置き換わる。

次に、第１の実施の形態の効果について説明する。

第１の実施の形態の制御回路１０１は、パワーオンが発生し、動作用電源電圧が定常値に安定するまでは、第１のロジック回路からの出力信号を、ローレベルとして第２のロジック回路に出力する構成である。したがって、第１の実施の形態は、パワーオン時の第２のロジック回路の誤動作を防ぐことができるという効果を持つ。

また、第１の実施の形態は、パワーオン時に、第１のロジック回路（信号送出側の回路）を電源電圧が定常値に達する前にリセットする場合に、第２のロジック回路の誤動作防止に対応できる構成である。したがって、第１の実施の形態は、特許文献１の技術と異なり、汎用性が高いという効果を持つ。

次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。

図３は、第２の実施の形態の構成を示すブロック図である。図３を参照すると、第２の実施の形態の回路システム４０１は、パワーオンリセット回路４０３、第１のロジック回路１０４、制御回路１０１、および、第２のロジック回路１０５を含む。

第１のロジック回路１０４は、第２のロジック回路１０５を制御するための制御信号を出力する。制御回路１０１は、その制御信号を誤動作を引き起こさない波形に変形して第２のロジック回路１０５に出力する。

以下、第１のロジック回路１０４の動作用電源電圧が、−５［Ｖ］であり、制御回路１０１、および、第２のロジック回路１０５の動作用電源電圧が、−６［Ｖ］である場合について説明する。第１のロジック回路１０４の動作用電源電圧を、動作用電源電圧（−５［Ｖ］）と呼び、第２のロジック回路１０５、および、制御回路１０１の動作用電源電圧を動作用電源電圧（−６［Ｖ］）と呼ぶ。

パワーオンリセット回路４０３、第１のロジック回路１０４、および、制御回路１０１を半導体集積回路で構成することが可能である。また、第２のロジック回路１０５は、リレーであってもよい。制御回路１０１は、第１の実施の形態の制御回路１０１の一例である。パワーオンリセット回路４０３は、パワーオンを契機として、第１のロジック回路１０４にリセット信号を供給する。

図４は、図３の制御回路１０１の接続を示すブロック図である。図４を参照すると、出力バッファ回路１０３は、誤動作防止用回路１０２、および、第１のロジック回路１０４から出力信号を受け取り、第２のロジック回路１０５に出力信号を出力する。

図５は、誤動作防止用回路１０２の内部を示すブロック図である。図５を参照すると、誤動作防止用回路１０２は、比較器２０１、第１の内部電圧生成回路２０２、第２の内部電圧生成回路２０３、および、調整抵抗２０４を含む。調整抵抗２０４の抵抗値を変えることで、第２の内部電圧生成回路２０３の特性を調整することが可能である。

比較器２０１は、第１の内部電圧生成回路２０２で生成される第１の内部電圧と、第２の内部電圧生成回路２０３で生成される第２の内部電圧とを比較する。第１の内部電圧と、第２の内部電圧とは、パワーオン時からの変化の勾配が異なり、第１の内部電圧の波形と、第２の内部電圧の波形とが一定時間後に交差する。この時点を交差時点と呼ぶ。この交差時点は、第１の実施の形態の変化時点の一例である。

図６は、第１の内部電圧、および、第２の内部電圧の特性の一例を示す波形図である。図６を参照すると、第１の内部電圧の波形と、第２の内部電圧の波形とは、動作用電源電圧（−５［Ｖ］）が約−４．２［Ｖ］になる時点で交差している。

比較器２０１の出力信号は、パワーオン時から交差時点までは、−５［Ｖ］の動作用電源電圧に対してある一定比率のレベルを保ち、交差時点付近で（たとえば、急激に）変化し、−５［Ｖ］と−６［Ｖ］の間の値に落ち着く。この交差時点は、リセット信号の発生時点の一定時間後である。比較器２０１の出力信号、すなわち、誤動作防止用回路１０２回路の出力信号を誤動作防止用信号と呼ぶ。

図７は、出力バッファ回路１０３の内部を示すブロック図である。図７を参照すると、出力バッファ回路１０３は、比較器３０１を含む。比較器３０１は、第１のロジック回路１０４の出信号をレベルシフトした出力レベルシフト信号を生成する。

そして、比較器３０１は、出力レベルシフト信号と誤動作防止用信号とを比較し、誤動作防止用信号≧出力レベルシフト信号であれば、ローレベルの制御信号を、誤動作防止用信号＜出力レベルシフト信号であれば、ハイレベルの制御信号を出力する。

次に、第２の実施の形態の動作について図面を参照して説明する。

図８は、第２の実施の形態の動作を示す波形図である。図８において、縦軸は、電圧［Ｖ］であり、横軸は、時間［ｍｓ］である。

図８を参照すると、０［ｍｓ］の時点で、第１のロジック回路１０４、制御回路１０１、および、第２のロジック回路１０５がパワーオンされる。１．６［ｍｓ］の時点で、パワーオンリセット回路４０３は、第１のロジック回路１０４にリセット信号を出力する。

動作用電源電圧（−５［Ｖ］）、動作用電源電圧（−６［Ｖ］）は、０［ｍｓ］の時点で、０［Ｖ］であり、直線的に下降し、２［ｍｓ］の時点で、それぞれ、定常値の−５［Ｖ］、−６［Ｖ］になる。

第１のロジック回路１０４の出力信号は、０［ｍｓ］〜１．６［ｍｓ］の間、０［Ｖ］であり、１．６［ｍｓ］の時点で、リセット信号を受け取り、ほぼ垂直に下降し、動作用電源電圧（−５［Ｖ］）と同一レベルになる。そして、第１のロジック回路１０４の出力信号は、２．０［ｍｓ］の時点で、通常の動作におけるローベルの値（−５［Ｖ］）になる。

さらに、第１のロジック回路１０４の出力信号は、３．１［ｍｓ］の時点で、通常の動作におけるハイレベルの値（０［Ｖ］）となり、３．６［ｍｓ］の時点で、通常の動作におけるローレベルの値（−５［Ｖ］）となる。

出力レベルシフト信号は、０［Ｖ］から、動作用電源電圧（−５［Ｖ］）に対してほぼ同一レベルで下降し、１．６［ｍｓ］の時点で、急激に動作用電源電圧（−６［Ｖ］）に近づく。そして、出力レベルシフト信号は、２．０［ｍｓ］の時点で、通常の動作におけるローベルの値（−５．６［Ｖ］）になる。

さらに、出力レベルシフト信号は、３．１［ｍｓ］の時点で、通常の動作におけるハイレベルの値（−４．６［Ｖ］）となり、３．６［ｍｓ］の時点で、通常の動作におけるローレベルの値（−５．６［Ｖ］）となる。

第１の内部電圧は、０［ｍｓ］〜１．７［ｍｓ］の間、第２の内部電圧よりも、高いレベルを保って下降し、１．７［ｍｓ］の交差時点で、第２の内部電圧よりも低いレベルとなって下降し、２．０［ｍｓ］の時点で、定常値の−４．５［Ｖ］になる。

第２の内部電圧は、０［ｍｓ］〜１．７［ｍｓ］の間、第１の内部電圧よりも、低いレベルを保って下降し、１．７［ｍｓ］の交差時点で、第１の内部電圧よりも高いレベルとなって下降し、２．０［ｍｓ］の時点で、定常値の−４．０［Ｖ］になる。

誤動作防止用回路１０２の比較器２０１は、第１の内部電圧と、第２の内部電圧とを比較する。そして、比較器２０１は、第１の内部電圧＞第２の内部電圧である間（すなわち、パワーオンの時点から交差時点まで）は、−５［Ｖ］の動作用電源電圧に対してある一定比率のレベルの誤動作防止用信号を出力する。このレベルは、出力レベルシフト信号より高いレベルである。

そして、比較器２０１は、およそ第１の内部電圧＝第２の内部電圧の時点（すなわち、交差時点付近）で、誤動作防止用信号を、ローレベル側に急激に変化させる。第１の内部電圧＜第２の内部電圧になると、比較器２０１は、誤動作防止用信号を出力レベルシフト信号より高いレベルを保ちながら下降させ、２．０［ｍｓ］の時点で、−５．２［Ｖ］にする。

出力バッファ回路１０３の比較器３０１は、出力レベルシフト信号と誤動作防止用信号とを比較する。０［ｍｓ］〜２．０［ｍｓ］の間、誤動作防止用信号＞出力レベルシフト信号なので、比較器３０１は、動作用電源電圧（−５［Ｖ］）より低く、動作用電源電圧（−６［Ｖ］）より高いレベルの出力信号（ローレベル）を出力する。

また、２．０［ｍｓ］〜３．１［ｍｓ］の間、誤動作防止用信号（−５．２［Ｖ］）＞出力レベルシフト信号（−５．６［Ｖ］）なので、比較器３０１は、ローレベルの出力信号（−５．３［Ｖ］）を出力する。３．１［ｍｓ］〜３．６［ｍｓ］の間、誤動作防止用信号（−５．２［Ｖ］）＜出力レベルシフト信号（−４．６［Ｖ］）なので、比較器３０１は、ハイレベルの出力信号（−０．８［Ｖ］）を出力する。

０［ｍｓ］〜２．０［ｍｓ］の間、第２のロジック回路１０５の動作用電源電圧（−６［Ｖ］）は図８のように変化するが、スレッショルド値も変化し、出力バッファ回路１０３の比較器３０１の出力信号はローレベルとして認識される。

次に、第２の実施の形態の効果について説明する。

第２の実施の形態は、第１の実施の形態の制御回路１０１を含む構成である。したがって、第２の実施の形態は、第１の実施の形態と同一の効果を持つ。

次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。

第３の実施形態は、第２の実施の形態の一例である。第３の実施の形態の全体構成は、図３に示す第２の実施の形態と同一である。図９は、第３の実施の形態の誤動作防止用回路１０２の詳細構成を示す回路図である。図１０は、第３の実施の形態の出力バッファ回路１０３の詳細構成を示す回路図である。

図９を参照すると、誤動作防止用回路１０２は、第１の内部電圧生成部２１２、第２の内部電圧生成部２１３、比較部２２１、および、出力部２２２を含む。第１の内部電圧生成部２１２、第２の内部電圧生成部２１３は、それぞれ、第１の内部電圧生成回路２０２、第２の内部電圧生成回路２０３に相当する。比較部２２１、および、出力部２２２は、比較器２０１に相当する。

第２の内部電圧生成部２１３では、抵抗Ｒ２０２、および、抵抗Ｒ２０３の分割抵抗により電位が決定し、電位はトランジスタによりレベルシフトされる。また、抵抗Ｒ２０３は調整抵抗２０４に接続され、電位が調整される。

第１の内部電圧生成部２１２では、ＧＮＤ（グランド）からの抵抗Ｒ２０５による電圧降下により電位が決定する。比較部２２１は、第１の内部電圧生成部２１２の出力電圧と、第２の内部電圧生成部２１３の出力電圧とを比較する。

出力部２２２は、比較部２２１からの比較結果の信号をトランジスタによりレベルシフトし、誤動作防止用信号として出力バッファ回路１０３へ出力する。

図１０を参照すると、出力バッファ回路１０３は、入力部３１１、比較部３３１、および、出力部３３２を含む。入力部３１１、比較部３３１、および、出力部３３２は、比較器３０１に相当する。

入力部３１１では、第１のロジック回路１０４の出力信号をトランジスタによりレベルシフトする。比較部３３１では、入力部３１１でレベルシフトとされた信号と、誤動作防止用信号とを比較し比較結果の信号を出力する。出力部３３２は、比較結果の信号をトランジスタによりレベルシフトし出力信号として第２のロジック回路１０５へ出力する。

次に、第３の実施の形態の効果について説明する。

第３の実施の形態は、第２の実施の形態の一例である。したがって、第３の実施の形態は、第２の実施の形態と同一の効果を持つ。

上記の実施の形態の一部、または、全部は、以下の付記のようにも記載されうるが、以下には限られない。

［付記１］
パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力する誤動作防止用回路と、
前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力する出力バッファ回路と、
を含むことを特徴とする制御回路。

［付記２］
リセット信号の発生時点の動作用電源電圧＞前記変化時点における動作用電源電圧＞定常値の動作用電源電圧となるように誤動作防止用信号を出力する前記誤動作防止用回路を含むことを特徴とする付記１の制御回路。

［付記３］
第１の内部電圧と、第２の内部電圧とを比較し、パワーオンの時点から前記変化時点である交差時点までは、動作用電源電圧に対して一定比率のレベルの出力レベルシフト信号より誤動作防止用信号を出力し、前記交差時点付近で変化し、出力レベルシフト信号より高いレベルを保ちながら下降する誤動作防止用信号を出力する前記誤動作防止回路を含むことを特徴とする付記２の制御回路。

［付記４］
第１の内部電圧を生成する第１の内部電圧生成回路、および、調整抵抗により調整可能な第２の内部電圧を生成する第２の内部電圧生成回路を含む前記誤動作防止回路を含むことを特徴とする付記３の制御回路。

［付記５］
前記第１のロジック回路と、前記第２のロジック回路と、付記１、２、３、または、４記載の制御回路とを含むことを特徴とする回路システム。

［付記６］
前記第１のロジック回路の動作用電源電圧と、前記第２のロジック回路、および、前記制御回路の動作用電源電圧とが異なることを特徴とする付記５の回路システム。

［付記７］
パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力し、
前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力することを特徴とする制御方法。

［付記８］
リセット信号の発生時点の動作用電源電圧＞前記変化時点における動作用電源電圧＞定常値の動作用電源電圧となるように誤動作防止用信号を出力することを特徴とする付記７の制御方法。

［付記９］
第１の内部電圧と、第２の内部電圧とを比較し、パワーオンの時点から前記変化時点である交差時点までは、動作用電源電圧に対して一定比率のレベルの出力レベルシフト信号より誤動作防止用信号を出力し、前記交差時点付近で変化し、出力レベルシフト信号より高いレベルを保ちながら下降する誤動作防止用信号を出力することを特徴とする付記８の制御方法。

［付記１０］
調整抵抗により第２の内部電圧を調整することを特徴とする付記９の制御方法。

［付記１１］
前記第１のロジック回路と動作用電源電圧が異なる前記第２のロジック回路に対し出力信号を出力することを特徴とする付記１０の制御方法。

１０１ 制御回路
１０２ 誤動作防止用回路
１０３ 出力バッファ回路
１０４ 第１のロジック回路
１０５ 第２のロジック回路
２０１ 比較器
２０２ 第１の内部電圧生成回路
２０３ 第２の内部電圧生成回路
２０４ 調整抵抗
２１２ 第１の内部電圧生成部
２１３ 第２の内部電圧生成部
２２１ 比較部
２２２ 出力部
３０１ 比較器
３１１ 入力部
３３１ 比較部
３３２ 出力部
４０１ 回路システム
４０３ パワーオンリセット回路

Claims (10)

1. パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力する誤動作防止用回路と、
   前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
   出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
   出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力する出力バッファ回路と、
   を含むことを特徴とする制御回路。
2. リセット信号の発生時点の動作用電源電圧＞前記変化時点における動作用電源電圧＞定常値の動作用電源電圧となるように誤動作防止用信号を出力する前記誤動作防止用回路を含むことを特徴とする請求項１の制御回路。
3. 第１の内部電圧と、第２の内部電圧とを比較し、パワーオンの時点から前記変化時点である交差時点までは、動作用電源電圧に対して一定比率のレベルの出力レベルシフト信号より誤動作防止用信号を出力し、前記交差時点付近で変化し、出力レベルシフト信号より高いレベルを保ちながら下降する誤動作防止用信号を出力する前記誤動作防止回路を含むことを特徴とする請求項２の制御回路。
4. 第１の内部電圧を生成する第１の内部電圧生成回路、および、調整抵抗により調整可能な第２の内部電圧を生成する第２の内部電圧生成回路を含む前記誤動作防止回路を含むことを特徴とする請求項３の制御回路。
5. 前記第１のロジック回路と、前記第２のロジック回路と、請求項１、２、３、または、４記載の制御回路とを含むことを特徴とする回路システム。
6. 前記第１のロジック回路の動作用電源電圧と、前記第２のロジック回路、および、前記制御回路の動作用電源電圧とが異なることを特徴とする請求項５の回路システム。
7. パワーオンの開始時点からリセット信号の発生時点より後の時点である変化時点までは、第１のロジック回路の出力レベルシフト信号のレベルより高いレベルの誤動作防止用信号を出力し、
   前記第１のロジック回路の出力信号をローレベル側にレベルシフトした出力レベルシフト信号を生成し、
   出力レベルシフト信号のレベル＞誤動作防止用信号のレベルであれば、ハイレベルの出力信号を第２のロジック回路に出力し、
   出力レベルシフト信号のレベル＜誤動作防止用信号のレベルであれば、ローレベルの出力信号を前記第２のロジック回路に出力することを特徴とする制御方法。
8. リセット信号の発生時点の動作用電源電圧＞前記変化時点における動作用電源電圧＞定常値の動作用電源電圧となるように誤動作防止用信号を出力することを特徴とする請求項７の制御方法。
9. 第１の内部電圧と、第２の内部電圧とを比較し、パワーオンの時点から前記変化時点である交差時点までは、動作用電源電圧に対して一定比率のレベルの出力レベルシフト信号より誤動作防止用信号を出力し、前記交差時点付近で変化し、出力レベルシフト信号より高いレベルを保ちながら下降する誤動作防止用信号を出力することを特徴とする請求項８の制御方法。
10. 調整抵抗により第２の内部電圧を調整することを特徴とする請求項９の制御方法。

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