JP6128148B2

JP6128148B2 - クロック信号制御回路

Info

Publication number: JP6128148B2
Application number: JP2015037523A
Authority: JP
Inventors: 篤史皆川
Original assignee: オンキヨー＆パイオニアテクノロジー株式会社
Priority date: 2015-02-27
Filing date: 2015-02-27
Publication date: 2017-05-17
Anticipated expiration: 2035-02-27
Also published as: JP2016162007A

Description

本発明は、クロック信号制御回路に係り、特に、起動信号によって出力開始するクロック信号の安定化に関するクロック信号制御回路に関する。

多くのデバイスを動作させるためにクロック信号が用いられる。特許文献１には、データを転送するデバイスがクロック信号を発生しデータと共に転送するソース同期受信器において、正しいクロック信号を受け取ったかどうかのクロック信号検出システムが開示されている。ここでは、受け取ったクロック信号をシングルエンドクロック信号に変換し、これがデジタルロックループ（ＤＬＬ）でロックされたことを示すＤＬＬロック信号が出力されたときに正しいクロック信号を受け取ったとし、そうでないときはソース同期受信器をリセットする。

特許文献２には、デジタル信号レベルが最適状態にあるか否かを識別するために、入力信号を、基準識別レベルＶｒｅｆと、ＶｒｅｆよりΔＶ高い第１副識別レベルと、ＶｒｅｆよりΔＶ低い第２副識別レベルの３つの識別レベルを用いることが述べられている。

特表２００４−５２０６４９号公報特許第２５３０９０４号明細書

入力信号を基に出力を行うクロック生成回路において、入力開始からある一定の遷移期間中動作が不安定になるものがある。その入力開始および遷移期間を的確に検出することで、対象回路の動作開始を迅速に行える。先行技術の信号判断システム等は、回路構成が大掛かりで、必ずしもクロック信号の安定までの遷移期間の検出には向いていない。

本発明は、クロック信号生成回路への信号入力開始から動作が安定するまでの遷移期間を的確に検出して安定化後のクロック信号を使用可能とするクロック信号制御回路を提供することである。

本発明に係るクロック信号制御回路は、クロック信号を安定化させた後に使用可能とするイネーブル信号を出力するクロック信号制御回路であって、クロック信号を受け取って積分し積分電圧値を出力する積分器と、積分器からの積分電圧値と予め定められた閾値とを比較して積分電圧値が閾値以上のオン条件のときにオン信号を出力する検出器と、検出器のオン信号に基づいてイネーブル信号出力端子にイネーブル信号を出力するイネーブル回路と、を備え、検出器は、イネーブル信号の出力をフィードバックして検出器のオン条件を制御するオン条件制御回路を含む。

本発明に係るクロック信号制御回路において、検出器のオン条件制御回路は、積分器の積分電圧値出力端子と接地端子の間に直列接続される２つの抵抗素子で構成される分圧抵抗器であって、２つの抵抗素子の接続点を検出器の入力端子に接続することでオン信号を出力する積分電圧値の閾値である積分電圧閾値を検出器の閾値よりも高くする分圧抵抗器と、イネーブル回路のイネーブル信号出力端子と積分器の積分電圧値出力端子との間に設けられるフィードバック抵抗素子と、を含む。

本発明に係るクロック信号制御回路において、積分器の積分時定数は、積分電圧値が積分電圧閾値に達する時間をクロック信号の出力開始から安定するまでに要する時間として設定される。

本発明に係るクロック信号制御回路において、フィードバック抵抗素子の抵抗値は、積分器の積分飽和電圧値と、積分電圧閾値との間の余裕電圧値の仕様に基づいて設定される。
本発明に係るクロック信号制御回路において、検出器は、入力端子が、ベース端子であり、エミッタ端子が、接地され、コレクタ端子が、２つの抵抗素子を介して、電源に接続された、ＮＰＮトランジスタを有する。
本発明に係るクロック信号制御回路において、イネーブル回路は、ベース端子が、２つの抵抗素子の間に接続され、エミッタ端子が、電源に接続され、コレクタ端子が、イネーブル信号の出力端子に接続された、ＰＮＰトランジスタを有する。
本発明に係るクロック信号制御回路において、イネーブル信号は、逓倍器に出力される。

本発明に係るクロック信号制御回路は、入力クロック信号を積分した積分電圧値と予め定めた閾値との比較で、クロック信号出力を使用してもよいことを示すイネーブル信号を出力する。積分電圧値が閾値に達するまでの遅延時間を利用して、不安定なクロック信号を排除できる。また、イネーブル信号の出力をフィードバックして検出器のオン条件を制御するので、検出器の誤動作を防ぐことができる。

また、本発明に係るクロック信号制御回路における検出器のオン条件制御回路は、積分器と検出器の入力側との間に分圧抵抗器を設け、オン信号を出力する条件となる積分電圧値の閾値である積分電圧閾値を通常の検出器の閾値よりも高くする。これによって、検出器の閾値によるオン時期の識別がしやすくなり、検出器の動作が安定する。

また、本発明に係るクロック信号制御回路において、フィードバック抵抗素子を用いてイネーブル出力を検出器の入力側である積分器の積分電圧値出力端子にフィードバックする。これによって、オン信号出力時に検出器の検出電圧の閾値を見かけ上引き下げ、検出器の動作を安定させるとともに、積分器の積分電圧の飽和値を高くでき、積分電圧閾値との間に余裕が生じ、検出器の誤動作を防ぐことができる。

また、本発明に係るクロック信号制御回路において、積分器の積分時定数は、積分電圧値が積分電圧閾値に達する時間をクロック信号の出力開始から安定するまでに要する時間として設定されるので、最小限の遅延時間でイネーブル信号を出力できる。

また、本発明に係るクロック信号制御回路において、フィードバック抵抗素子の抵抗値は、積分器の積分飽和電圧値と、積分電圧閾値との間の余裕電圧値の仕様に基づいて設定されるので、必要最小限の余裕電圧値とすることができる。

本発明に係る実施の形態のクロック信号制御回路が用いられる音響再生装置のブロック図である。本発明に係る実施の形態のクロック信号制御回路の回路図である。本発明に係る実施の形態のクロック信号制御回路の動作を示すタイムチャートである。横軸は時間、縦軸は電圧値である。

以下に図面を用いて本発明に係る実施の形態につき、詳細に説明する。以下で述べる周波数、電圧値、回路定数等は説明のための例示であって、クロック信号制御回路の仕様に応じ適宜変更が可能である。以下では、全ての図面において同様の要素には同一の符号を付し、重複する説明を省略する。

図１は、クロック信号制御回路２０が用いられる音響再生装置１０のブロック図である。音響再生装置１０は、例えばユーザ等からのデジタル音声信号を受け取って音声に再生する装置である。デジタル音声信号を受け取るまで音響再生装置１０は動作停止している。

音響再生装置１０は、デジタル音声信号を受け取ってシステムを起動させる起動信号を出力するシステム起動部１２と、起動信号の入力によって動作開始するクロック発生回路１４と、そのクロック発生回路１４から出力されるクロック信号１６を用いて動作する逓倍器１８と、クロック信号１６の入力後に逓倍器１８の内部回路安定を待機し出力を開始させるためのクロック信号制御回路２０を含む。逓倍器１８はクロック発生回路１４からのクロック信号を用いて動作する対象回路の例として示すもので、音響再生装置１０においてクロック発生回路１４からのクロック信号を用いる他の回路であってもよい。

クロック信号制御回路２０は、クロック信号入力端子２２と、クロック信号出力端子２４と、イネーブル信号出力端子２６とを備える。クロック信号出力端子２４にはクロック信号入力端子２２に入力されるクロック信号１６がそのまま出力される。

逓倍器１８は、クロック信号出力端子２４とイネーブル信号出力端子２６に接続され、クロック信号出力端子２４からのクロック信号１６を所定の逓倍率で逓倍した逓倍クロック信号を出力する回路である。所定の逓倍は、例えば、２５６倍＝２⁸倍等である。逓倍器１８にはクロック発生回路１４から出力されるクロック信号１６が常時入力されるが、イネーブル信号出力端子２６から出力されるイネーブル信号がハイレベル（Ｈ）になるまでは動作開始せず、イネーブル信号がハイレベル(Ｈ)の間だけ出力動作し、イネーブル信号がローレベル(Ｌ)となると直ちに出力動作を停止する。イネーブル信号がハイレベル(Ｈ)になるまで動作開始しないのは、逓倍器１８がクロック信号１６を受けてからしばらくの間は逓倍器内部回路の動作が安定しないことがあるので、その遷移期間を避けるためである。イネーブル信号がローレベル（Ｌ）になると直ちに動作を停止するのは、ノイズによって誤動作することを避けるためである。なお、イネーブル信号がローレベル（Ｌ）で動作開始し、ハイレベル(Ｈ)で動作停止するものとしてもよい。

クロック信号制御回路２０は、積分器３０と検出器３２とイネーブル回路３４とを含む。検出器３２は、オン条件制御回路３６を含む。積分器３０と検出器３２とイネーブル回路３４はクロック信号入力端子２２からイネーブル信号出力端子２６の間に互いに直列接続されて配置される。検出器３２においてオン条件制御回路３６は、イネーブル回路３４から、積分器３０との接続点に向かうフィードバックループに配置される。クロック信号制御回路２０は、クロック信号１６の入力後に逓倍器１８が安定した状態でイネーブル信号のハイレベル（Ｈ）を出力し、クロック発生回路１４が動作停止してクロック信号１６を出力しなくなったことによりイネーブル信号のローレベル（Ｌ）を出力することによって逓倍器１８の出力動作を制御する回路である。

積分器３０は、クロック信号１６を受け取って積分し積分電圧値を出力する回路である。検出器３２は、積分器３０からの積分電圧値と予め定められた閾値とを比較して積分電圧値が閾値以上のときにオン信号を出力する回路である。イネーブル回路３４は、検出器３２のオン信号に基づいてイネーブル信号出力端子２６にイネーブル信号を出力する回路である。オン条件制御回路３６は、イネーブル信号の出力に基づいて検出器３２のオン条件を制御する信号を検出器３２の入力側にフィードバックする回路である。

図２は、クロック信号制御回路２０の回路図である。図２にはクロック信号制御回路２０の構成要素ではないが、クロック発生回路１４がモデル的に直流電源Ｖ１で示されている。クロック発生回路１４の出力仕様の一例を挙げると、周波数が４４ｋＨｚ、一周期Ｔが約２２．７μｓ、５０％デューティ、振幅３．３０Ｖの矩形波である。

積分器３０は、Ｒ２とＣ１で構成される。Ｒ２の一方端子はクロック信号入力端子２２に接続され、他方端子はＣ１の一方端子に接続される。Ｃ１の他方端子は接地される。積分器３０は、Ｒ２とＣ１で定まる積分時定数で、クロック信号入力端子２２から入力されたクロックパルスを積分し、Ｒ２の他方端子とＣ１の一方端子の接続点Ａに積分電圧値ＶＤＥＴとして出力する。クロックパルスは、半周期（Ｔ／２）の約１１．３５μｓは３．３０Ｖで、後の半周期（Ｔ／２）の約１１．３５μｓは０Ｖであるので、３．３０Ｖの約１１．３５μｓの期間で積分器３０を充電し、０Ｖの約１１．３５μｓの期間で放電する。この充放電の結果が積分電圧値ＶＤＥＴとなる。

検出器３２は、図２でＱ１と示すＮＰＮトランジスタである。Ｑ１は、エミッタ端子が接地され、コレクタ端子は、抵抗素子Ｒ６、Ｒ７を介してＶ２で示すシステム電源に接続される。システム電源は、接地に対し３．３０Ｖの直流電源である。Ｑ１のベース端子は、図２のＢ点に接続される。検出器３２は、Ｂ点の電圧値が閾値を超えるとオンし、図２でＶＣ１と示す点の電圧値がほぼ接地レベルとなり、抵抗素子Ｒ６、Ｒ７の接続点Ｃの電圧値を低下させる。

イネーブル回路３４は、図２でＱ２と示すＰＮＰトランジスタである。Ｑ２は、エミッタ端子にＶ２で示すシステム電源の＋３．３０Ｖの電圧値が懸けられ、コレクタ端子は、Ｒ８を介して接地される。Ｑ２のベース端子は、抵抗素子Ｒ６、Ｒ７の接続点Ｃに接続される。したがって、検出器３２を構成するＱ１がオンすると、Ｑ２もオンし、コレクタ端子とＲ８の接続点Ｄの電圧値ＶＣ２を上げてハイレベル(Ｈ)とする。電圧値ＶＣ２はイネーブル信号の電圧値である。接続点Ｄはイネーブル信号出力端子２６に接続される。このように、イネーブル回路３４は、検出器３２のオン信号に基づいてイネーブル信号出力端子２６にイネーブル信号を出力する。

オン条件制御回路３６は、検出器３２を構成するトランジスタＱ１の動作を安定させるために、積分電圧値ＶＤＥＴをそのままトランジスタＱ１のベース端子に入力せずに、動作マージンを持たせたオン条件電圧とする回路である。換言すれば、オン信号出力時に検出器３２の閾値を見かけ上低くなるように制御する閾値制御を行う回路である。オン条件制御回路３６は２つの部分から構成される。

１つは、検出器３２を構成するトランジスタＱ１がオンするときのマージンを大きくするもので、Ｂ点の電圧値よりもＶＤＥＴの電圧値を高くする分圧抵抗器である。分圧抵抗器は、積分器の積分電圧値ＶＤＥＴが出力されるＡ点と接地端子の間に直列接続される２つの抵抗素子Ｒ５、Ｒ４で構成される。２つの抵抗素子Ｒ５、Ｒ４の接続点Ｂが検出器３２を構成するトランジスタＱ１のベースの入力端子に接続される。これにより、［（ＶＤＥＴ−０Ｖ）×｛Ｒ４／（Ｒ４＋Ｒ５）｝］＝（Ｂ点の電圧値）となり、ＶＤＥＴ＝［（Ｂ点の電圧値）×｛（Ｒ４＋Ｒ５）／Ｒ４｝］となる。

したがって、検出器３２をオンする積分電圧値ＶＤＥＴの閾値である積分電圧閾値ＶＤＥＴｔｈは、検出器３２の閾値Ｖｔｈより高くできる。例えば、Ｖｔｈを約０．６Ｖとして、ＶＤＥＴｔｈを約０．８Ｖとできる。これによって検出器３２の閾値Ｖｔｈによるオン時期の識別がしやすくなり、検出器３２の動作が安定する。例えば、検出器３２のオンオフが０．６Ｖ±０．０５Ｖでばらつくとして、これを積分電圧値で見ると、（±０．０５Ｖ）×（０．８Ｖ／０．６Ｖ）＝（±０．６７Ｖ）の範囲のばらつきであれば、オンオフ状態は変わらない。

もう１つは、検出器３２を構成するトランジスタＱ１がオンし、イネーブル回路３４を構成するトランジスタＱ２がオンした後の誤動作マージンを大きくし、オン信号出力時に見かけ上の検出器閾値を引き下げるもので、イネーブル信号の電圧値ＶＣ２を検出器３２の入力側に正帰還するフィードバック抵抗素子Ｒ９である。フィードバック抵抗素子Ｒ９は、ＶＣ２が出力される接続点ＤとＶＤＥＴが出力される接続点Ａとの間を接続する。クロック発生回路１４をＶＤＥＴに対する１つの電源と考えると、ＶＣ２は、ＶＤＥＴに対するもう１つの電源として働き、ＶＣ２をＶＤＥＴにフィードバックすることで、トランジスタＱ１のベース電流を増加し、かつＶＤＥＴの積分飽和電圧値ＶＤＥＴｓａｔを高くする。これによって、検出器３２を構成するトランジスタＱ１のオン遷移を加速し、かつオンしているときに、ＶＤＥＴの値はＶＤＥＴｓａｔの範囲でＶＤＥＴｔｈよりも高くできる。換言すれば、オフとオンの切り替わりを明確にさせつつ、積分電圧閾値ＶＤＥＴｔｈと積分電圧飽和値ＶＤＥＴｓａｔとの間に余裕が生じ、検出器３２の誤動作を防ぐことができる。

積分器３０の積分時定数は、積分電圧値ＶＤＥＴが積分電圧閾値ＶＤＥＴｔｈに達する時間がクロック信号１６の入力開始から逓倍器１８の内部回路動作が安定するまでに要する時間となるように設定される。逓倍器１８が安定するまでに要する時間は、仕様等で予め定められる。例えば、１００μｓで安定する仕様のときは、１周期Ｔが約２２．７μｓのクロック信号１６を用いるのであれば、余裕を見て６周期＝（約２２．７μｓ×６）＝約１３６．２μｓで積分電圧値ＶＤＥＴが０Ｖから積分電圧閾値ＶＤＥＴｔｈまで達するように、Ｒ２とＣ１の値が設定される。

フィードバック抵抗素子Ｒ９の抵抗値は、積分器３０の積分飽和電圧値ＶＤＥＴｓａｔと、積分電圧閾値ＶＤＥＴｔｈとの間の余裕電圧値の仕様に基づいて設定される。例えば、トランジスタＱ１がオンする閾値Ｖｔｈを約０．６Ｖとし、積分電圧閾値ＶＤＥＴｔｈを約０．８Ｖとすると、トランジスタＱ１がオンするときの動作マージンは約０．２Ｖである。トランジスタＱ１とトランジスタＱ２がオンするときのノイズマージンのための余裕電圧値を約０．３Ｖとするときは、ＶＤＥＴｓａｔを（約０．８Ｖ＋約０．３Ｖ）＝約１．１Ｖとする。このようにすることで、トランジスタＱ１とトランジスタＱ２がオンするときのノイズマージンを十分な大きさとできる。

余裕電圧値の設計により、クロック信号１６が停止した際に許容するイネーブル時間を設定する。クロック信号１６の停止時、積分器３０は、自身および、Ｒ４、Ｒ５、Ｒ８、Ｒ９を介した自然放電により、ＶＤＥＴは減衰する。ＶＤＥＴが検出器３２の閾値電圧を下回ったときにイネーブル回路３４は出力端子２６にローレベル（Ｌ）を出力する。

上記構成の動作を図３のタイムチャートを用いてさらに詳細に説明する。図３の横軸は時間で、縦軸は電圧値で、クロック信号１６、積分電圧値ＶＤＥＴ、イネーブル信号の電圧値ＶＣ２の時間変化が示されている。

時間ｔ₁は、システム起動部１２から起動信号が出力された時間で、このときからクロック発生回路１４は周期Ｔのクロック信号１６を出力開始する。積分器３０は、クロック信号１６を積分するので、積分電圧値ＶＤＥＴは、Ｒ２とＣ１で定まる時定数で０Ｖから次第に上昇する。時間ｔ₂は、積分電圧値ＶＤＥＴが積分電圧閾値ＶＤＥＴｔｈに達した時間である。ＶＤＥＴｔｈは約０．８Ｖで、検出器３２を構成するトランジスタＱ１の閾値Ｖｔｈの約０．６Ｖよりも高く設定される。

時間ｔ₂で、トランジスタＱ１とトランジスタＱ２がオンし、ＶＣ２はＶ２＝３．３０Ｖとなる。イネーブル信号の電圧値ＶＣ２はハイレベル（Ｈ）となるので、逓倍器１８は、クロック信号１６を用いた逓倍出力動作を開始する。時間ｔ₂は、クロック信号１６の６周期分に相当するように、積分器３０の積分時定数が設定されるので、時間ｔ₁から時間ｔ₂の遅延時間の間、クロック信号１６がクロック発生回路１４から出力されてもイネーブル信号がハイレベル（Ｈ）とならない。遅延時間が経過した時間ｔ₂以後は、逓倍器１８の内部回路動作が安定するので、クロック発生回路１４の動作開始の直後の不安定なクロック信号を使用せず、安定化した逓倍動作を行うことができる。

なお、フィードバック抵抗素子Ｒ９によってＶＣ２がＶＤＥＴにフィードバックされるので、イネーブル信号がローレベル（Ｌ）からハイレベル（Ｈ）に遷移するときにおける、トランジスタＱ１のチャタリングが抑制される。

時間ｔ₃は、デジタル音声信号の入力が無くなってシステム起動部１２からの起動信号が停止し、クロック発生回路１４の動作が停止し、クロック信号１６が出力されなくなったときである。これによって、積分器３０は放電し、ＶＤＥＴは０Ｖに向かって次第に低下する。

時間ｔ₄は、ＶＤＥＴが低下して、再びＶＤＥＴｔｈを横切る時間である。ＶＤＥＴがＶＤＥＴｔｈ未満となると、イネーブル信号の電圧値ＶＣ２はローレベル（Ｌ）となる。このようにすることで、クロック信号１６が無くなった後で逓倍器１８がノイズによって誤動作することを防止する。積分器３０の放電時定数設計により、クロック信号１６が無くなってからイネーブル信号の電圧値ＶＣ２がローレベル（Ｌ）になるまでの時間（ｔ₄−ｔ₃）を、（ｔ₂−ｔ₁）とほぼ同じとしている。

このように、積分器３０によって遅延時間を形成して、クロック発生回路１４の起動直後の不安定な遷移期間を避け、逓倍器１８等の対象回路を安定状態で動作させることができる。また、クロック信号制御回路２０を用いることで、検出器３２の動作マージンを十分に取ることが可能になる。

１０音響再生装置、１２システム起動部、１４クロック発生回路、１６クロック信号、１８逓倍器、２０クロック信号制御回路、２２クロック信号入力端子、２４クロック信号出力端子、２６イネーブル信号出力端子、３０積分器、３２検出器、３４イネーブル回路、３６オン条件制御回路。

Claims

クロック信号を安定化させた後に使用可能とするイネーブル信号を出力するクロック信号制御回路であって、
該クロック信号を受け取って積分し積分電圧値を出力する積分器と、
該積分器からの該積分電圧値と予め定められた閾値とを比較して該積分電圧値が該閾値以上のオン条件のときにオン信号を出力する検出器と、
該検出器の該オン信号に基づいてイネーブル信号出力端子に該イネーブル信号を出力するイネーブル回路と、
を備え、
該検出器は、該イネーブル信号の出力をフィードバックして該検出器の該オン条件を制御するオン条件制御回路を含む、クロック信号制御回路。
前記検出器の前記オン条件制御回路は、
前記積分器の積分電圧値出力端子と接地端子の間に直列接続される２つの抵抗素子で構成される分圧抵抗器であって、該２つの抵抗素子の接続点を該検出器の入力端子に接続することで前記オン信号を出力する前記積分電圧値の閾値である積分電圧閾値を該検出器の前記閾値よりも高くする分圧抵抗器と、
前記イネーブル回路の前記イネーブル信号出力端子と該積分器の該積分電圧値出力端子との間に設けられるフィードバック抵抗素子と、
を含む、請求項１に記載のクロック信号制御回路。
前記積分器の積分時定数は、
前記積分電圧値が前記積分電圧閾値に達する時間を前記クロック信号の出力開始から安定するまでに要する時間として設定される、請求項２に記載のクロック信号制御回路。
前記フィードバック抵抗素子の抵抗値は、
前記積分器の積分飽和電圧値と、前記積分電圧閾値との間の余裕電圧値の仕様に基づいて設定される、請求項２に記載のクロック信号制御回路。
前記検出器は、
入力端子が、ベース端子であり、
エミッタ端子が、接地され、
コレクタ端子が、２つの抵抗素子を介して、電源に接続された、ＮＰＮトランジスタを有する、請求項１に記載のクロック信号制御回路。
前記イネーブル回路は、
ベース端子が、前記２つの抵抗素子の間に接続され、
エミッタ端子が、前記電源に接続され、
コレクタ端子が、前記イネーブル信号出力端子に接続された、ＰＮＰトランジスタを有する、請求項５に記載のクロック信号制御回路。
前記イネーブル信号は、逓倍器に出力される、請求項１から６のいずれか１項に記載のクロック信号制御回路。