JPWO2008136069A1 - 中継回路、情報処理装置、中継方法 - Google Patents

Abstract

第１電圧で駆動される第１回路と、第１電圧とは異なる第２電圧で駆動される第２回路との間に設けられ、第１回路と第２回路との間の信号伝達を中継する中継回路であって、第２電圧の変動を急峻にするように第２電圧の波形を整形して整形電圧を得る波形整形回路と、第１電圧により駆動されると共に波形整形回路により得られた整形電圧が制御信号として入力され、整形電圧が所定値以下となる場合に信号伝達を遮断するバッファ回路とを備えた。

Description

本発明は、回路間の信号伝達の中継を行う中継回路、情報処理装置、中継方法に関するものである。

それぞれ異なる電源により駆動される２つの素子間で信号伝達を行う場合において、素子の破壊防止のために、素子間に双方向バッファを入れる方法がある。この方法によれば、２つの電源のうち一方の電源が双方向バッファ（「トランシーバ」ともいう）のイネーブル端子に接続されることにより、電源が入っていない系の素子を保護することができる。

図１０は、従来の第１の情報処理装置の構成の一例を示すブロック図である。この情報処理装置は、電源１１（第１電圧生成回路）、ＤＣ−ＤＣコンバータ１２（第２電圧生成回路）、システム制御系コントローラ１３（第１回路）、ＡＳＩＣ（Application Specific Integrated Circuit）１４（第２回路）、双方向バッファ１５（バッファ回路）を備える。

システム制御系コントローラ１３は、外部との通信のための２線式双方向インタフェースであるＩ２Ｃ（I Square C）ＢＵＳを用いたＩ２ＣＢＵＳ＿Ａを有する。同様に、ＡＳＩＣ１４は、外部との通信のためのＩ２ＣＢＵＳを用いたＩ２ＣＢＵＳ＿Ｂを有する。

図１１は、双方向バッファの構成の一例を示す回路図である。この双方向バッファ１５は、システム制御系コントローラ１３のＩ２ＣＢＵＳ＿ＡとＡＳＩＣ１４のＩ２ＣＢＵＳ＿Ｂとの間の通信を中継するものである。また、双方向バッファ１５は、トライステートバッファ２１ａ，２１ｂで構成される。トライステートバッファ２１ａ，２１ｂの電源には、ＶＣＣ１が供給される。トライステートバッファ２１ａ，２１ｂそれぞれのイネーブル端子には、ＶＣＣ２が入力される。

イネーブル端子に入力されるＶＣＣ２が所定のしきい値を上回り、Ｈ（High）になると、Ｉ２ＣＢＵＳ＿Ａから入力された信号をＩ２ＣＢＵＳ＿Ｂへ出力すると共に、Ｉ２ＣＢＵＳ＿Ｂから入力された信号をＩ２ＣＢＵＳ＿Ａへ出力する。また、イネーブル端子に入力されるＶＣＣ２が所定のしきい値を下回り、Ｌ（Low）になると、Ｉ２ＣＢＵＳ＿ＡとＩ２ＣＢＵＳ＿Ｂを遮断する。なお、トライステートバッファ２１ｂのイネーブル端子には、ＶＣＣ２を反転させたものが供給されても良い。

図１２は、従来の第１の情報処理装置の動作を示すタイミングチャートである。このタイミングチャートは、上からＡＣ電源、一次ＤＣ電圧、ＶＣＣ１、電源投入指示、ＶＣＣ２の波形を示す。まず、電源１１にＡＣ電源が入力され、電源ブレーカがオンになると、電源１１は、システム制御系コントローラ１３へ常駐電源であるＶＣＣ１を供給すると共に、ＤＣ−ＤＣコンバータ１２へ一次ＤＣ電圧を供給する。

次に、ＶＣＣ１により起動したシステム制御系コントローラ１３は、ＤＣ−ＤＣコンバータ１２へ電源投入指示を送る。電源投入指示を受けたＤＣ−ＤＣコンバータ１２は、ＡＳＩＣ１４へＶＣＣ２を供給すると共に、双方向バッファ１５のイネーブル端子（ＥＮＡＢＬＥ）へＶＣＣ２を供給する。ここで、ＶＣＣ２における立ち上がり及び立ち下がりは、信号の変化に比べて緩やかに変化する。

次に、ある素子から別の素子へ単方向通信を行う場合について説明する。

図１３は、従来の第２の情報処理装置の構成の一例を示すブロック図である。この図において、図１０と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１と比較すると、システム制御系コントローラ１３の代わりに送信部２３（第１回路）を備え、ＡＳＩＣ１４の代わりに受信部２４（第２回路）を備え、双方向バッファ１５の代わりに単方向バッファ２５（バッファ回路：「ドライバ」ともいう）を備える。送信部２３は、外部へ送信する信号ＳＩＧＮＡＬ＿Ａの端子を有し、受信部２４は、外部から受信する信号ＳＩＧＮＡＬ＿Ｂの端子を有する。

図１４は、単方向バッファの構成の一例を示すブロック図である。この単方向バッファ２５は、ＳＩＧＮＡＬ＿ＡとＳＩＧＮＡＬ＿Ｂとの中継を行うものである。また、単方向バッファ２５は、イネーブル端子によって制御されるトライステートバッファ２１ｃで構成される。トライステートバッファ２１ｃの電源には、ＶＣＣ１が供給される。トライステートバッファ２１ｃのイネーブル端子には、ＶＣＣ２が供給される。

第２の情報処理装置の動作は、図１２と同様である。まず、電源１１にＡＣ電源が入力され、電源ブレーカがオンになると、電源１１は、送信部２３へ常駐電源であるＶＣＣ１を供給すると共に、ＤＣ−ＤＣコンバータ１２へ一次ＤＣ電圧を供給する。

次に、ＶＣＣ１により起動した送信部２３は、ＤＣ−ＤＣコンバータ１２へ電源投入指示を送る。電源投入指示を受けたＤＣ−ＤＣコンバータ１２は、受信部２４へＶＣＣ２を供給すると共に、単方向バッファ２５のイネーブル端子（ＥＮＡＢＬＥ）へＶＣＣ２を入力する。

イネーブル端子に入力されるＶＣＣ２が所定のしきい値を上回り、Ｈになると、ＳＩＧＮＡＬ＿Ａから入力された信号をＳＩＧＮＡＬ＿Ｂへ出力する。また、イネーブル端子に入力されるＶＣＣ２が所定のしきい値を下回り、Ｌになると、ＳＩＧＮＡＬ＿Ａから入力された信号をＳＩＧＮＡＬ＿Ｂへ出力を出力せず遮断する。

なお、本発明の関連ある従来技術として、共通のバスに自己の電源電圧よりも高い電圧が印加された場合において、リーク電流の発生が防止され、且つ印加された電圧にまで高速に電圧を出力することができる出力バッファ回路がある（例えば、特許文献１参照）。
特開２０００−１５１３８３号公報

しかしながら、双方向バッファのイネーブル端子に接続された電源において、電源断時には負荷容量の影響によりゆっくりと電圧が落ちていくことから、中間電位の状態が長く続く場合がある。その場合、双方向バッファの入出力端でノイズが発生し、システムが誤動作するケースがあった。

図１５は、従来の双方向バッファの動作の一例を示すタイミングチャートである。このタイミングチャートは、図１２に示した第１の情報処理装置の動作に伴う双方向バッファの動作を示し、上からＶＣＣ１、ＶＣＣ２、ＥＮＡＢＬＥ、Ｉ２ＣＢＵＳ＿Ｂ、Ｉ２ＣＢＵＳ＿Ａの波形を示す。上述した接続によりＶＣＣ２とＥＮＡＢＬＥは、等しくなる。まず、電源１１によるＶＣＣ１の立ち上がりの後、ＤＣ−ＤＣコンバータ１２によるＶＣＣ２の立ち上がりと共に、ＥＮＡＢＬＥが立ち上がる。

ＶＣＣ２及びＥＮＡＢＬＥが規定電圧に達すると、Ｉ２ＣＢＵＳ＿Ａ、Ｉ２ＣＢＵＳ＿Ｂが動作可能状態となる。次に、ＤＣ−ＤＣコンバータ１２の電源断時、ＶＣＣ２と共にＥＮＡＢＬＥは緩やかに立ち下がる。ここで、ＶＣＣ２及びＥＮＡＢＬＥの中間電位状態が長く続くことから、この中間電位状態においてＩ２ＣＢＵＳ＿Ａにノイズが発生する。

同様に、単方向バッファのイネーブル端子に接続された電源において、電源断時には負荷容量の影響によりゆっくりと電圧が落ちていくことから、中間電位の状態が長く続く場合がある。その場合、単方向バッファの出力端でノイズが発生し、システムが誤動作するケースがあった。

図１６は、従来の単方向バッファの動作の一例を示すタイミングチャートである。このタイミングチャートは、図１２に示した第１の情報処理装置の動作と同様の第２の情報処理装置の動作に伴う単方向バッファの動作を示し、上からＶＣＣ１、ＶＣＣ２、ＥＮＡＢＬＥ、ＳＩＧＮＡＬ＿Ａ、ＳＩＧＮＡＬ＿Ｂの波形を示す。まず、電源１１によるＶＣＣ１の立ち上がりの後、ＤＣ−ＤＣコンバータ１２によるＶＣＣ２の立ち上がりと共に、ＥＮＡＢＬＥが立ち上がる。

ＶＣＣ２及びＥＮＡＢＬＥが規定電圧に達すると、ＳＩＧＮＡＬ＿Ａ、ＳＩＧＮＡＬ＿Ｂが動作可能状態となる。次に、ＤＣ−ＤＣコンバータ１２の電源断時、ＶＣＣ２と共にＥＮＡＢＬＥは緩やかに立ち下がる。ここで、ＶＣＣ２及びＥＮＡＢＬＥの中間電位状態が長く続くことから、この中間電位状態においてＳＩＧＮＡＬ＿Ｂにノイズが発生する。

本発明は上述した問題点を解決するためになされたものであり、回路間を中継するバッファのイネーブル端子が中間電位状態になることによるノイズの発生を防ぐ中継回路、情報通信装置、中継方法を提供することを目的とする。

上述した課題を解決するため、本発明は、第１電圧で駆動される第１回路と、前記第１電圧とは異なる第２電圧で駆動される第２回路との間に設けられ、前記第１回路と前記第２回路との間の信号伝達を中継する中継回路であって、前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形回路と、前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力され、前記整形電圧が所定値以下となる場合に前記信号伝達を遮断するバッファ回路とを備える。

また、本発明は、第１電圧を生成する第１電圧生成回路と、前記第１電圧とは異なる第２電圧を生成する第２電圧生成回路と、前記第１電圧により駆動される第１回路と、前記第２電圧により駆動される第２回路と、前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形回路と、前記第１回路と前記第２回路との間に設けられ、前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力され、前記整形電圧が所定値以下となる場合に前記第１回路と前記第２回路との間の信号伝達を遮断するバッファ回路とを備える。

また、本発明は、第１電圧で駆動される第１回路と、前記第１電圧とは異なる第２電圧で駆動される第２回路と間の信号伝達を中継する中継方法であって、前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形ステップと、前記第１回路と前記第２回路との間に設けられ、前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力されたバッファ回路において、前記整形電圧が所定値以下となる場合に前記信号伝達を遮断する遮断ステップとを実行する。

実施の形態１に係る情報処理装置の構成の一例を示すブロック図である。 実施の形態１に係る双方向バッファの動作の一例を示すタイミングチャートである。 実施の形態１に係るリセット回路の構成の一例を示すブロック図である。 実施の形態１に係るリセット回路の動作の一例を示すタイミングチャートである。 実施の形態１に係るリセット回路の動作の一例を示す表である。 実施の形態１に係るＥＮＡＢＬＥ波形のＡ部の一例を示すタイミングチャートである。 実施の形態１に係るＥＮＡＢＬＥ波形のＢ部の一例を示すタイミングチャートである。 実施の形態２に係る情報処理装置の構成の一例を示すブロック図である。 実施の形態２に係る単方向バッファの動作の一例を示すタイミングチャートである。 従来の第１の情報処理装置の構成の一例を示すブロック図である。 双方向バッファの構成の一例を示す回路図である。 従来の第１の情報処理装置の動作を示すタイミングチャートである。 従来の第２の情報処理装置の構成の一例を示すブロック図である。 単方向バッファの構成の一例を示すブロック図である。 従来の双方向バッファの動作の一例を示すタイミングチャートである。 従来の単方向バッファの動作の一例を示すタイミングチャートである。

以下、本発明の実施の形態の例について図面を参照しつつ説明する。

実施の形態１．
本実施の形態においては、双方向バッファを用いる中継回路及び情報処理装置について説明する。

まず、本実施の形態に係る情報処理装置の構成について説明する。

図１は、本実施の形態に係る情報処理装置の構成の一例を示すブロック図である。この図において、図１０と同一符号は図１０に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１０と比較すると、新たにリセット回路１６（波形整形回路）を備える。リセット回路１６は、ＤＣ−ＤＣコンバータ１２により供給されたＶＣＣ２から−ＲＥＳＥＴ＿ＶＣＣ２を生成し、双方向バッファ１５のイネーブル端子（ＥＮＡＢＬＥ）へ出力する（波形整形ステップ）。−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２より急峻に変化する信号である。なお、−ＲＥＳＥＴ＿ＶＣＣ２は、電源投入に連動したリセット信号であるパワーオンリセット信号として情報処理装置内の他の素子に用いることができる。従って、リセット回路１６は、情報処理装置のコストの増加につながらない。なお、中継装置は、本実施の形態におけるリセット回路１６と双方向バッファ１５に対応する。

次に、本実施の形態に係る情報処理装置の動作について説明する。

ＡＣ電源、一次ＤＣ電圧、ＶＣＣ１、電源投入指示、ＶＣＣ２の動作は、図１２と同様である。図２は、本実施の形態に係る双方向バッファの動作の一例を示すタイミングチャートである。このタイミングチャートは、図１２と同様の情報処理装置の動作に伴う双方向バッファの動作を示し、上からＶＣＣ１、ＶＣＣ２、−ＲＥＳＥＴ＿ＶＣＣ２、ＥＮＡＢＬＥ、Ｉ２ＣＢＵＳ＿Ｂ、Ｉ２ＣＢＵＳ＿Ａの波形を示す。ＶＣＣ１、ＶＣＣ２の動作は、図１２と同様である。上述した接続により−ＲＥＳＥＴ＿ＶＣＣ２とＥＮＡＢＬＥは、等しくなる。

この図のＥＮＡＢＬＥ波形は、図１５と比較すると、ＶＣＣ２立ち上がり時のＡ部とＶＣＣ２立ち下がり時のＢ部が異なる。ＥＮＡＢＬＥ波形のＡ部は、ＶＣＣ２の立ち上がりに比べて急峻である。同様に、ＥＮＡＢＬＥ波形のＢ部は、ＶＣＣ２の立ち下がりに比べて急峻である。従って、ＥＮＡＢＬＥ波形のＢ部において中間電位状態が発生しない。ＶＣＣ２の中間電位状態においてＥＮＡＢＬＥがＬとなり双方向バッファ１５がＩ２ＣＢＵＳ＿ＡとＩ２ＣＢＵＳ＿Ｂの信号伝達を遮断することにより（遮断ステップ）、従来のようなＩ２ＣＢＵＳ＿Ａにおけるノイズの発生を防ぐことができる。ここで、ＥＮＡＢＬＥ波形のＡ部及びＢ部は、リセット回路１６の動作によるものである。

次に、リセット回路１６の詳細について説明する。

図３は、本実施の形態に係るリセット回路の構成の一例を示すブロック図である。このリセット回路１６は、電流源（Current Source）、電圧源Ｖｒｅｆ、コンパレータ（Comparator）、シュミットトリガ（Schmitt Trigger）、トランジスタＡ（Ｔｒ．Ａ）、トランジスタＢ（Ｔｒ．Ｂ）、出力トランジスタＰｃｈ（Ｔｒ．Ｐ）、出力トランジスタＮｃｈ（Ｔｒ．Ｎ）、出力コンデンサ（Output Capacitor）、抵抗Ｒａ，Ｒｂ，Ｒｃを有する。

図４は、本実施の形態に係るリセット回路の動作の一例を示すタイミングチャートである。上段は、リセット回路１６への入力電圧であるＶＣＣ２の波形を表し、リセット回路１６からの出力電圧である−ＲＥＳＥＴ＿ＶＣＣ２の波形を表す。解除電圧は、検出電圧より高く、解除電圧と検出電圧の差は、ヒステリシス幅となる。最低動作電圧は、各トランジスタが動作する最小の電圧である。

また、ＶＣＣ２の変化に応じて動作状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を定義する。ＶＣＣ２は、規定値からＧＮＤ（接地電圧）まで減少し、その後、ＧＮＤから規定値まで増大するとする。まず、規定電圧から検出電圧まで減少する状態をＳ１とする。次に、検出電圧から最低動作電圧まで減少する状態をＳ２とする。最低動作電圧からＧＮＤまで低下し、ＧＮＤから最低動作電圧まで増大する状態をＳ３とする。次に、最低動作電圧から検出電圧まで増大する状態をＳ４とする。次に、検出電圧から規定電圧まで増大する状態をＳ５とする。また、ＶＣＣ２が減少して検出電圧になった時刻をＴａ、ＶＣＣ２が増加して解除電圧になった時刻をＴｂとする。上述したヒステリシスにより、状態Ｓ４から状態Ｓ５への遷移から時刻Ｔｂまでの遅延時間が存在する。

図５は、本実施の形態に係るリセット回路の動作状態の一例を示す表である。動作状態Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５のそれぞれについて、コンパレータ（−）端子入力電圧、コンパレータ出力、Ｔｒ．Ａ及びＴｒ．Ｂの状態、Ｔｒ．Ｎの状態、Ｔｒ．Ｐの状態を示す。また、コンパレータ（−）端子入力電圧におけるＶａは、次の式で表される。

同様に、コンパレータ（−）端子入力電圧におけるＶｂは、次の式で表される。

状態Ｓ１において、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる。状態Ｓ２において、ＶＣＣ２が検出電圧まで減少すると（Ｔａ）、Ｖｒｅｆ≧Ｖａとなり、コンパレータ出力がＬからＨへ反転し、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤとなる。状態３において、ＶＣＣ２が最小動作電圧より小さいとき、Ｔｒ．Ｎ及びＴｒ．Ｐの状態は、不定となる。状態４において、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤとなる。状態５において、ＶＣＣ２が解除電圧まで増大すると（Ｔｂ）、Ｖｒｅｆ≦Ｖｂとなり、コンパレータ出力がＨのしきい値電圧に達し、シュミットトリガ出力がＨからＬへ反転し、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる。

図６は、本実施の形態に係るＥＮＡＢＬＥ波形のＡ部の一例を示すタイミングチャートである。Ａ部は、状態Ｓ３，Ｓ４，Ｓ５に対応する。ここで、ＥＮＡＢＬＥの状態はＬである。電源投入指示がＨになり、ＶＣＣ２がＧＮＤから増大して最低動作電圧（例えば０．８Ｖ程度）になるまで、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる（状態Ｓ３）。次に、ＶＣＣ２が更に増大して解除電圧（例えば２．３５Ｖ程度）になるまで、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤと等しくなる（状態Ｓ４）。次に、ＶＣＣ２が更に増大すると、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなり、ＥＮＡＢＬＥの状態はＨになる。やがてＶＣＣ２と−ＲＥＳＥＴ＿ＶＣＣ２は、規定電圧（例えば３．３Ｖ）になる（状態Ｓ５）。

図７は、本実施の形態に係るＥＮＡＢＬＥ波形のＢ部の一例を示すタイミングチャートである。Ｂ部は、状態Ｓ１，Ｓ２，Ｓ３に対応する。ここで、ＥＮＡＢＬＥの状態はＨである。電源投入指示がＬになり、ＶＣＣ２が規定電圧から減少して検出電圧（例えば２．２５Ｖ程度）になるまで、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる（状態Ｓ１）。次に、ＶＣＣ２が更に減少して最低動作電圧になるまで、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤと等しくなり、ＥＮＡＢＬＥの状態はＬになる（状態Ｓ２）。次に、ＶＣＣ２が更に減少すると、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなり、やがてＶＣＣ２と−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤになる（状態Ｓ３）。

上述したリセット回路１６の動作により、ＥＮＡＢＬＥ波形のＡ部をＶＣＣ２の立ち上がりより急峻にすることができ、ＥＮＡＢＬＥ波形のＢ部をＶＣＣ２の立ち下がりより急峻にすることができる。従って、ＶＣＣ２が中間電位状態となる期間において、ＥＮＡＢＬＥはＬとすることができる。

実施の形態２．
本実施の形態においては、単方向バッファを用いる中継回路及び情報処理装置について説明する。

まず、本実施の形態に係る情報処理装置の構成について説明する。

図８は、本実施の形態に係る情報処理装置の構成の一例を示すブロック図である。この図において、図１３と同一符号は図１３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１３と比較すると、新たにリセット回路１６を備える。リセット回路１６は、実施の形態１と同様、ＤＣ−ＤＣコンバータ１２により供給されたＶＣＣ２から−ＲＥＳＥＴ＿ＶＣＣ２を生成し、単方向バッファ２５のイネーブル端子（ＥＮＡＢＬＥ）へ出力する。なお、中継装置は、本実施の形態におけるリセット回路１６と単方向バッファ２５に対応する。

次に、本実施の形態に係る情報処理装置の動作について説明する。

ＡＣ電源、一次ＤＣ電圧、ＶＣＣ１、電源投入指示、ＶＣＣ２の動作は、図１２と同様である。図９は、本実施の形態に係る単方向バッファの動作の一例を示すタイミングチャートである。このタイミングチャートは、図１２と同様の情報処理装置の動作に伴う単方向バッファ２５の動作を示し、上からＶＣＣ１、ＶＣＣ２、−ＲＥＳＥＴ＿ＶＣＣ２、ＥＮＡＢＬＥ、ＳＩＧＮＡＬ＿Ｂの波形を示す。ＶＣＣ１、ＶＣＣ２の動作は、図１２と同様である。

この図のＥＮＡＢＬＥ波形は、図１６と比較すると、ＶＣＣ２立ち上がり時のＣ部とＶＣＣ２立ち下がり時のＤ部が異なる。ＥＮＡＢＬＥ波形のＣ部は、ＶＣＣ２の立ち上がりに比べて急峻である。同様に、ＥＮＡＢＬＥ波形のＤ部は、ＶＣＣ２の立ち下がりに比べて急峻である。従って、ＥＮＡＢＬＥ波形のＤ部において中間電位状態が発生しない。ＶＣＣ２の中間電位状態においてＥＮＡＢＬＥがＬとなり単方向バッファ２５がＳＩＧＮＡＬ＿ＡからＳＩＧＮＡＬ＿Ｂへの信号伝達を遮断することにより（遮断ステップ）、従来のようなＳＩＧＮＡＬ＿Ｂにおけるノイズの発生を防ぐことができる。ここで、ＥＮＡＢＬＥ波形のＣ部及びＤ部は、実施の形態１と同様、リセット回路１６の動作によるものである。

また、本実施の形態に係る情報処理装置には、例えばＰＣ（Personal Computer）、サーバ等が含まれ得る。

本発明によれば、回路間を中継するバッファのイネーブル端子が中間電位状態になることによるノイズの発生を防ぐことができる。

図１は、本実施の形態に係る情報処理装置の構成の一例を示すブロック図である。この図において、図１０と同一符号は図１０に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１０と比較すると、新たにリセット回路１６（波形整形回路）を備える。リセット回路１６は、ＤＣ−ＤＣコンバータ１２により供給されたＶＣＣ２から−ＲＥＳＥＴ＿ＶＣＣ２を生成し、双方向バッファ１５のイネーブル端子（ＥＮＡＢＬＥ）へ出力する（波形整形ステップ）。−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２より急峻に変化する信号である。なお、−ＲＥＳＥＴ＿ＶＣＣ２は、電源投入に連動したリセット信号であるパワーオンリセット信号として情報処理装置内の他の素子に用いることができる。従って、リセット回路１６は、情報処理装置のコストの増加につながらない。なお、中継回路は、本実施の形態におけるリセット回路１６と双方向バッファ１５に対応する。

図４は、本実施の形態に係るリセット回路の動作の一例を示すタイミングチャートである。上段は、リセット回路１６への入力電圧であるＶＣＣ２の波形を表し、下段は、リセット回路１６からの出力電圧である−ＲＥＳＥＴ＿ＶＣＣ２の波形を表す。解除電圧は、検出電圧より高く、解除電圧と検出電圧の差は、ヒステリシス幅となる。最低動作電圧は、各トランジスタが動作する最小の電圧である。

状態Ｓ１において、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる。状態Ｓ２において、ＶＣＣ２が検出電圧まで減少すると（Ｔａ）、Ｖｒｅｆ≧Ｖａとなり、コンパレータ出力がＬからＨへ反転し、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤとなる。状態Ｓ３において、ＶＣＣ２が最小動作電圧より小さいとき、Ｔｒ．Ｎ及びＴｒ．Ｐの状態は、不定となる。状態Ｓ４において、−ＲＥＳＥＴ＿ＶＣＣ２は、ＧＮＤとなる。状態Ｓ５において、ＶＣＣ２が解除電圧まで増大すると（Ｔｂ）、Ｖｒｅｆ≦Ｖｂとなり、コンパレータ出力がＨのしきい値電圧に達し、シュミットトリガ出力がＨからＬへ反転し、−ＲＥＳＥＴ＿ＶＣＣ２は、ＶＣＣ２と等しくなる。

図８は、本実施の形態に係る情報処理装置の構成の一例を示すブロック図である。この図において、図１３と同一符号は図１３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図１３と比較すると、新たにリセット回路１６を備える。リセット回路１６は、実施の形態１と同様、ＤＣ−ＤＣコンバータ１２により供給されたＶＣＣ２から−ＲＥＳＥＴ＿ＶＣＣ２を生成し、単方向バッファ２５のイネーブル端子（ＥＮＡＢＬＥ）へ出力する。なお、中継回路は、本実施の形態におけるリセット回路１６と単方向バッファ２５に対応する。

ＡＣ電源、一次ＤＣ電圧、ＶＣＣ１、電源投入指示、ＶＣＣ２の動作は、図１２と同様である。図９は、本実施の形態に係る単方向バッファの動作の一例を示すタイミングチャートである。このタイミングチャートは、図１２と同様の情報処理装置の動作に伴う単方向バッファ２５の動作を示し、上からＶＣＣ１、ＶＣＣ２、−ＲＥＳＥＴ＿ＶＣＣ２、ＥＮＡＢＬＥ、ＳＩＧＮＡＬ＿Ａ、ＳＩＧＮＡＬ＿Ｂの波形を示す。ＶＣＣ１、ＶＣＣ２の動作は、図１２と同様である。

Claims (20)

1. 第１電圧で駆動される第１回路と、前記第１電圧とは異なる第２電圧で駆動される第２回路との間に設けられ、前記第１回路と前記第２回路との間の信号伝達を中継する中継回路であって、
   前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形回路と、
   前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力され、前記整形電圧が所定値以下となる場合に前記信号伝達を遮断するバッファ回路と
   を備える中継回路。
2. 請求の範囲第１項に記載の中継回路において、
   前記第２電圧の変動は、前記第２電圧の立ち上がり及び立ち下がりの少なくともいずれかである中継回路。
3. 請求の範囲第１項に記載の中継回路において、
   前記波形整形回路は、前記第２電圧が所定の条件を満たす場合、前記整形電圧を接地電圧と等しくする中継回路。
4. 請求の範囲第３項に記載の中継回路において、
   前記波形整形回路は、前記第２電圧が前記所定の条件を満たさない場合、前記整形電圧を前記第２電圧と等しくする中継回路。
5. 請求の範囲第３項に記載の中継回路において、
   前記所定の条件は、前記第２電圧が所定の検出電圧値を下回り、且つ前記第２電圧が前記検出電圧値より低い所定の最低動作電圧値を下回らない場合、または前記第２電圧が前記最低動作電圧値を上回り、且つ前記第２電源が前記検出電圧値より高い所定の解除電圧値を上回らない場合である中継回路。
6. 請求の範囲第１項に記載の中継回路において、
   前記波形整形回路は、リセット信号を生成することを特徴とする中継回路。
7. 請求の範囲第１項に記載の中継回路において、
   前記バッファ回路は、少なくとも１つのトライステートバッファで構成される単方向バッファであり、前記整形電圧が前記トライステートバッファのイネーブル端子に接続され、前記第１回路の出力端子が前記トライステートバッファの入力端子に接続され、前記第２回路の入力端子が前記トライステートバッファの出力端子に接続される中継回路。
8. 請求の範囲第１項に記載の中継回路において、
   前記バッファ回路は、少なくとも第１トライステートバッファ及び第２トライステートバッファを備えた双方向バッファであり、前記整形電圧が第１トライステートバッファ及び第２トライステートバッファのイネーブル端子に入力され、前記第１回路の入出力端子が前記第１トライステートバッファの入力端子と第２トライステートバッファの出力端子とに接続され、前記第２回路の入出力端子が前記第１トライステートバッファの出力端子と第２トライステートバッファの入力端子とに接続される中継回路。
9. 第１電圧を生成する第１電圧生成回路と、
   前記第１電圧とは異なる第２電圧を生成する第２電圧生成回路と、
   前記第１電圧により駆動される第１回路と、
   前記第２電圧により駆動される第２回路と、
   前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形回路と、
   前記第１回路と前記第２回路との間に設けられ、前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力され、前記整形電圧が所定値以下となる場合に前記第１回路と前記第２回路との間の信号伝達を遮断するバッファ回路と
   を備える情報処理装置。
10. 請求の範囲第９項に記載の情報処理装置において、
    前記第２電圧の変動は、前記第２電圧の立ち上がり及び立ち下がりの少なくともいずれかである情報処理装置。
11. 請求の範囲第９項に記載の情報処理装置において、
    前記波形整形回路は、前記第２電圧が所定の条件を満たす場合、前記整形電圧を接地電圧と等しくする情報処理装置。
12. 請求の範囲第１１項に記載の情報処理装置において、
    前記波形整形回路は、前記第２電圧が前記所定の条件を満たさない場合、前記整形電圧を前記第２電圧と等しくする情報処理装置。
13. 請求の範囲第１１項に記載の情報処理装置において、
    前記所定の条件は、前記第２電圧が所定の検出電圧値を下回り、且つ前記第２電圧が前記検出電圧値より低い所定の最低動作電圧値を下回らない場合、または前記第２電圧が前記最低動作電圧値を上回り、且つ前記第２電源が前記検出電圧値より高い所定の解除電圧値を上回らない場合である情報処理装置。
14. 請求の範囲第９項に記載の情報処理装置において、
    前記波形整形回路は、リセット信号を生成する回路である情報処理装置。
15. 請求の範囲第９項に記載の情報処理装置において、
    前記バッファ回路は、少なくとも１つのトライステートバッファで構成される単方向バッファであり、前記整形電圧が前記トライステートバッファのイネーブル端子に接続され、前記第１回路の出力端子が前記トライステートバッファの入力端子に接続され、前記第２回路の入力端子が前記トライステートバッファの出力端子に接続される情報処理装置。
16. 請求の範囲第９項に記載の情報処理装置において、
    前記バッファ回路は、少なくとも第１トライステートバッファ及び第２トライステートバッファで構成される双方向バッファであり、前記整形電圧が第１トライステートバッファ及び第２トライステートバッファのイネーブル端子に入力され、前記第１回路の入出力端子が前記第１トライステートバッファの入力端子と第２トライステートバッファの出力端子とに接続され、前記第２回路の入出力端子が前記第１トライステートバッファの出力端子と第２トライステートバッファの入力端子とに接続される情報処理装置。
17. 請求の範囲第９項に記載の情報処理装置において、
    前記第１電圧生成回路は、起動後、前記第２電圧生成回路に前記第２電圧の生成を指示し、
    前記第２電圧生成回路は、前記第１電圧生成回路からの指示に基づいて前記第２電圧を生成する情報処理装置。
18. 第１電圧で駆動される第１回路と、前記第１電圧とは異なる第２電圧で駆動される第２回路と間の信号伝達を中継する中継方法であって、
    前記第２電圧の変動を急峻にするように前記第２電圧の波形を整形して整形電圧を得る波形整形ステップと、
    前記第１回路と前記第２回路との間に設けられ、前記第１電圧により駆動されると共に前記波形整形回路により得られた整形電圧が制御信号として入力されたバッファ回路において、前記整形電圧が所定値以下となる場合に前記信号伝達を遮断する遮断ステップと
    を実行する中継方法。
19. 請求の範囲第１８項に記載の中継方法において、
    前記第２電圧の変動は、前記第２電圧の立ち上がり及び立ち下がりの少なくともいずれかである中継方法。
20. 請求の範囲第１８項に記載の中継方法において、
    前記波形整形ステップは、前記第２電圧が所定の条件を満たす場合、前記整形電圧を接地電圧と等しくする中継方法。

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