JP2014120100A - 中継装置、中継方法及び電力制御システム - Google Patents
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Abstract
【解決手段】 上位装置21と電源制御装置221とを接続するシリアル通信を中継する中継装置230であって、前記上位装置21から前記電源制御装置221へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部231と、前記制御情報転送部231から転送された前記制御情報に基づいて前記電源制御装置221に設定される制御値を監視制御する監視制御部232と、を備える。
【選択図】図2
Description
このCPUから電源コントローラへのVID値の通知には、8本の信号線を有する非同期パラレルVIDバスを使用し、パラレルVID信号を送信するものが知られている。また、CPUと電源コントローラとの間においては、VID値の監視及び電圧マージン試験が行なわれる。
従来の非同期パラレルVIDバスでは、バス上に流れるデータはCPUから電源コントローラに対するVID値通知コマンドのみであった。しかしながら、同期シリアルVIDバスでは、CPUから電源コントローラに対して、前述したVID値通知コマンド以外に電源コントローラ情報取得コマンドが送信され、また、電源コントローラからCPUに対しても受信応答コマンドが送信される。すなわち、各種情報が双方向で流れる。また、CPUにおいて、電源コントローラからの応答コマンドの受信は、電源コントローラに対するコマンド送信後、規定時間内で行なわれなければならない。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の1つとして位置付けることができる。
〔A〕第1実施形態
図1は、実施形態の一例としての電力制御システムを備えたストレージシステムのハードウェア構成を示す図であり、図2は、第1実施形態の一例としての電力制御システムにおけるFPGAの機能構成を示す図であり、図3は、第1実施形態の一例としての電力制御システムにおけるFPGAのVID監視・制御ブロックの機能構成を示す図である。
ホスト装置40は、例えば、サーバ機能を備えたコンピュータ(情報処理装置)である。図1に示す例では、1つのホスト装置40を備えているが、これに限定されるものではなく、2つ以上のホスト装置40を備えても良い。
以下、CM20−1をCM#0と、CM20−2をCM#1という場合がある。
更に、以下、HDDを示す符号としては、複数のHDDのうち1つを特定する必要があるときには符号30−1〜30−mを用いるが、任意のHDDを指すときには符号30を用いる。
CM20は、種々の制御を行なう制御装置であり、サーバ装置40からのストレージアクセス要求(アクセス制御信号:以下、ホストI/Oという)に従って、各種制御を行なう。図1に示す例においては、2個のCM20が備えられており、これらのCM20は、互いに同様の構成を備えている。
これらのCPU21、メモリ24、PCIeSW25、IOC26及びCA27は、例えば、バス線を介して通信可能に接続されている。
この同期シリアルVIDバスは、図2に示すように、CPU21から電源装置22方向のクロック信号線及び双方向のデータ通信線を備える。
IOC26は、HDD30とCM20とのデータ転送を実施し、例えば、専用チップとして構成されている。
CA27は、ホスト装置40とCM20とを通信可能に接続するインタフェースコントローラである。
電源コントローラ221は、CPU21等のCM20上の各デバイスに供給する電力を制御する。具体的には、電源コントローラ221は、CPU21から通知されるVID値(制御値)に応じた電源電圧を設定し、この電源電圧をCPU21等に供給する。以下、CPU21に電源電圧を供給する例について示す。
CPU21と監視ブロック23との間及び監視ブロック23と電源コントローラ221との間には、図2に示すように、それぞれ電圧変換部28,29を備える。電圧変換部28は、CPU21からの信号をFPGA230で処理できる電圧に変換する。また、電圧変換部29は、FPGA230からの信号を電源コントローラ221で処理できる電圧に変換する。なお、本実施形態の一例において、電圧変換部28,29は必須の構成ではなく、省略されても良い。また、電圧変換部28,29は、電圧を変換する既知の装置であり、その詳細な説明は省略する。
CPUコマンド送受信部231は、CPU21からのコマンドを受信し、受信したコマンドがVID値通知コマンドであるか否かを判断する。受信したコマンドがVID値通知コマンドである場合には、CPUコマンド送受信部231は、受信したコマンドをVID監視・制御ブロック232へ送信する。一方、受信したコマンドがVID値通知コマンド以外のコマンドである場合には、CPUコマンド送受信部231は、受信したコマンドを電圧変換部29を介して電源コントローラ221へ送信する。なお、これらのコマンドの種別の判断は、例えば、コマンドのヘッダを参照して行なうことができる。また、CPUコマンド送受信部231は、CPU21からクロック信号を受信し、電圧変換部29へ送信する。更に、CPUコマンド送受信部231は、電源コントローラ221からの応答コマンドを受信し、CPU21へ送信する。
入力VID監視レジスタ101は、CPU21が出力したVID値を保持する。
VIDオフセットレジスタ102は、CPU21が出力したVID値に加算又は減算するマージンを保持する。このマージンの設定は、上述したように監視部235が行なう。なお、監視部235へのマージンの設定は、例えば、オペレータが任意に行なうことができる。
演算器106は、CPU21から出力されたVID値に対して、VIDオフセットレジスタ102に設定されているマージンを加算もしくは減算する。具体的には、演算器106は、マージン制御レジスタ103がマージンを加算する情報(例えば、値1)を保持している場合には、VIDオフセットレジスタ102が保持しているマージンをCPU21が出力したVID値に加算して、選択器107に渡す。一方、演算器106は、マージン制御レジスタ103がマージンを減算する情報(例えば、値0)を保持している場合には、VIDオフセットレジスタ102が保持しているマージンをCPU21が出力したVID値から減算して、選択器107に渡す。
選択器107は、CPU21から出力された信号と、演算器106から出力された信号とのいずれかを選択して出力する。具体的には、選択器107は、マージン有効レジスタ104がVID値にマージンを加減算した値を有効にする情報(例えば、値1)を保持している場合には、演算器106が出力した値(VID値にマージンを加減算した値)を選択し、出力VID監視レジスタ105及びVID監視部108に渡す。一方、選択器107は、マージン有効レジスタ104がVID値にマージンを加減算した値を無効にする情報(例えば、値0)を保持している場合には、CPU21が出力したVID値(マージンを加減算していないVID値)を選択し、出力VID監視レジスタ105及びVID監視部108に渡す。
VID監視部108は、電源コントローラ221に通知するVID値の上限値及び下限値を予め閾値として保持する。VID監視部108は、選択器107が出力したVID値が保持する上限値又は下限値を超えた場合には、監視部235へ異常を通知する。一方、VID監視部108は、選択器107が出力したVID値が保持する上限値から下限値の範囲内の場合には、電圧変換部29を介して電源コントローラ221にVID値を通知する。
このように、CPU21、電源コントローラ22、監視ブロック23及び電圧変換部28,29が、電力制御システム100を構成する。
すなわち、本電力制御システム100は、以下のように動作する。
電圧変換部28は、受信した信号をFPGA230が処理できる電圧に変換し、CPUコマンド送受信部231へ送信する。
CPUコマンド送受信部231は、受信した信号からVID値通知コマンドを検出し、VID監視・制御ブロック232へ送信する。
電源コントローラ221は、受信したVID値に応じた電源電圧を設定し、この電源電圧をCPU21に供給する。
このように、第1実施形態の一例としてのFPGA230によれば、同期シリアルVIDバスを介して、電源コントローラからCPUへのデータ送信を効率的に行なうことができる。
更に、CPUコマンド送受信部231がCPU21から受信したコマンドがVID値通知コマンドであるか否かを判断することにより、VID値以外のコマンドを電源コントローラ221へ直接送信でき、VID値通知コマンドをVID監視・制御ブロック232へ渡すことができる。
〔B〕第2実施形態
本第2実施形態の一例としてのストレージシステム1は、図1に示した第1実施形態の一例としてのストレージシステム1と同様の機能構成を備えている。
図4は、実施形態の一例としての電力制御システムにおけるコマンドの送受信のタイミングを説明する図であり、図5は、第2実施形態の一例としての電力制御システムにおけるFPGAの機能構成を示す図である。
CPU21から電源コントローラ221へのコマンドには、例えば、VID値通知コマンド及び電源コントローラ情報取得コマンド(情報取得要求にかかるコマンド)がある。以下、VID値通知コマンド及び電源コントローラ情報取得コマンド以外のコマンドを、その他のコマンドという。なお、その他のコマンドには、例えば、電源コントローラ221へのレジスタリード/ライトコマンド及びCPU電力ステータス通知コマンドがある。
例えば、CPU21が電源コントローラ221の情報を取得したい場合には、CPU21は、下り(CPU21から電源コントローラ221への)データ信号として電源コントローラ情報取得コマンドを送信する。CPU21は、電源コントローラ情報取得コマンドを送信してから1クロックのタイミングで、上り(電源コントローラ221からCPU21への)データ信号として応答コマンド及び電源コントローラ情報通知コマンドを電源コントローラ221から受信する。この電源コントローラ221からCPU21への応答コマンドの送信に遅延が発生すると、CPU21と電源コントローラ221との間のデータ信号の送受信を行なうことができない。特に、同期シリアルVIDバスでは、FPGA230と電源コントローラ221との間で遅延が発生する。
本第2実施形態の一例としてのFPGA230は、図5に示すように、第1実施形態のCPUコマンド送受信部231及びVID監視・制御ブロック232に加えて、電源コントローラコマンド送受信部(制御値転送部、格納処理部)233及び電源コントローラ情報格納部(情報格納部)234を備える。
CPUコマンド送受信部231は、上述した第1実施形態の一例としてのCPUコマンド送受信部231の機能に加え、CPU21からコマンドを受信すると、CPU21へ応答コマンドを返す機能を備える。また、CPUコマンド送受信部231は、CPU21から受信したコマンドがVID値通知コマンドである場合には、そのコマンドをVID監視・制御ブロック232へ渡す。更に、CPUコマンド送受信部231は、CPU21から受信したコマンドが電源コントローラ情報取得コマンドである場合には、電源コントローラ情報格納部234から電源コントローラ情報を取得し、その情報をCPU21へ通知する。また、CPUコマンド送受信部231は、CPU21から受信した信号がその他のコマンド又はクロック信号である場合には、そのコマンド又はクロック信号を電源コントローラコマンド送受信部233へ渡す。
CPUコマンド送受信部231が、CPU21からのコマンドを受信すると、応答コマンドを返すため、遅延が発生しない。
また、電源コントローラコマンド送受信部233が、電源コントローラ221から予め電源コントローラ情報を取得し、その情報を電源コントローラ情報格納部234に格納する。そして、CPUコマンド送受信部231が、電源コントローラ情報を電源コントローラ情報格納部234から直接取得するため、CPU21への電源コントローラ情報通知コマンドの送信に遅延が発生しない。
本第3実施形態の一例としてのストレージシステム1は、図1に示した第1実施形態の一例としてのストレージシステム1と同様の機能構成を備えている。
本第3実施形態の一例としての電力制御システムにおけるFPGA230aは、第2実施形態の一例としての電力制御システムにおけるFPGA230と同様に、CPU21への応答コマンドの送信を規定時間内で行なう。
本第3実施形態の一例としてのFPGA230a及び電圧変換部28は、上述した第1実施形態の一例とは異なり、CPU21と電源コントローラ221aとの間に備えられていない。
電源コントローラ221aは、上述した第1実施形態の一例としての電源コントローラ221が備える機能に加え、CPU21から通知されたVID値を制御する機能を備える。すなわち、電源コントローラ221aは、VIDオフセットレジスタ102、マージン制御レジスタ103、マージン有効レジスタ104、出力VID監視レジスタ105、演算器106及び選択器107としての機能も備える。これらのVIDオフセットレジスタ102、マージン制御レジスタ103、マージン有効レジスタ104及び出力VID監視レジスタ105の制御は、監視部235がI2Cバスを介して行なう。
FPGA230aは、上述した第1実施形態の一例としてのFPGA230と同様に、CPUコマンド送受信部231及びVID監視・制御ブロック232aを備える。
但し、VID監視・制御ブロック232aは、上述した第1実施形態の一例としてのVID監視・制御ブロック232とは異なり、入力VID監視レジスタ101及びVID監視部108のみ備える。すなわち、本第3実施形態の一例としてのVID監視・制御ブロック232aは、CPU21から受信したVID値の監視のみを行なう。
VID監視部108は、電源コントローラ221aに通知するVID値の上限値及び下限値を保持する。VID監視部108は、CPU21が通知したVID値が保持する上限値又は下限値を超えた場合には、監視部235へ異常を通知する。
FPGA230aの回路を簡素化でき、製造コストを抑えることができる。
また、CPU21と電源コントローラ221aとが直接接続されているため、遅延による影響を受けない。
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
上述した実施形態の一例では、CPU21から電源コントローラ221へのVID値の監視について示したが、これに限定されるものではない。例えば、FPGA230は、IOC26から電源コントローラ221へのVID値の監視を行なっても良い。この場合には、監視部235は、監視対象別にマージンを設定する。
(付記1)
上位装置と電源制御装置とを接続するシリアル通信を中継する中継装置であって、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて前記電源制御装置に設定される制御値を監視制御する監視制御部と、
を備えることを特徴とする、中継装置。
前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理部を備えることを特徴とする、付記1に記載の中継装置。
(付記3)
前記電源制御装置に関する電源制御装置情報を予め格納する情報格納部を備え、
前記応答処理部が、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、前記情報格納部から読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、付記2に記載の中継装置。
前記電源制御装置から前記電源制御装置情報を取得し、前記情報格納部に格納する格納処理部を備えることを特徴とする、付記3に記載の中継装置。
(付記5)
前記監視制御部から出力される前記制御値を前記電源制御装置に転送する制御値転送部を備えることを特徴とする、付記1〜4のいずれか1項に記載の中継装置。
前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送部に前記シリアル通信から分岐した情報が入力されることを特徴とする、付記1〜5のいずれか1項に記載の中継装置。
(付記7)
前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御部が前記制御情報から抽出した制御値を保持する保持部を備え、
前記電源制御装置が前記保持部に保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、付記1に記載の中継装置。
上位装置と電源制御装置とを接続する中継装置におけるシリアル通信の中継方法であって、
前記上位装置から前記電源制御装置へ出力された電源制御に関係する制御情報を受信すると当該制御情報を前記中継装置内の監視制御部に転送する制御情報転送ステップと、
前記監視制御部において、前記上位装置からの前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御ステップと、
を備えることを特徴とする、中継方法。
前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理ステップを備えることを特徴とする、付記8に記載の中継方法。
(付記10)
前記電源制御装置に関する電源制御装置情報を予め格納する情報格納ステップを備え、
情報格納ステップにおいて、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、付記9に記載の中継方法。
前記電源制御装置から前記電源制御装置情報を取得し、情報格納部に格納する格納処理ステップを備えることを特徴とする、付記10に記載の中継方法。
(付記12)
前記監視制御部から出力される制御値を前記電源制御装置に転送する制御値転送ステップを備えることを特徴とする、付記8〜11のいずれか1項に記載の中継方法。
前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送ステップにおいて前記シリアル通信から分岐した情報を受信することを特徴とする、付記8〜12のいずれか1項に記載の中継方法。
(付記14)
前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御ステップが前記制御情報から抽出した制御値を保持する保持ステップを備え、
前記電源制御装置が前記保持ステップにおいて保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、付記8に記載の中継方法。
上位装置と、
電源制御装置と、
前記上位装置と前記電源制御装置とを接続するシリアル通信を中継する中継装置とを有し、
前記中継装置は、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御部と、を備えることを特徴とする、電力制御システム。
10 ストレージ装置
100 電力制御システム
101 入力VID監視レジスタ(保持部)
102 VIDオフセットレジスタ
103 マージン制御レジスタ
104 マージン有効レジスタ
105 出力VID監視レジスタ
106 演算器
107 選択器
108 VID監視部
20,20−1,20−2 CM
21 CPU(上位装置)
22 電源装置
221,221a 電源コントローラ(電源制御装置)
222 電源回路
23 監視ブロック
230,230a FPGA(中継装置)
231 CPUコマンド送受信部(制御情報転送部、応答処理部)
232,232a VID監視・制御ブロック(監視制御部)
233 電源コントローラコマンド送受信部(格納処理部、制御値転送部)
234 電源コントローラ情報格納部(情報格納部)
235 監視部
24 メモリ
25 PCIeSW
26 IOC
27 CA
28,29 電圧変換部
30,30−1〜30−m HDD
40 ホスト装置
Claims (9)
- 上位装置と電源制御装置とを接続するシリアル通信を中継する中継装置であって、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて前記電源制御装置に設定される制御値を監視制御する監視制御部と、
を備えることを特徴とする、中継装置。 - 前記上位装置から前記電源制御装置へ出力されたコマンドを受信すると当該コマンドに対する受信応答を行なう応答処理部を備えることを特徴とする、請求項1に記載の中継装置。
- 前記電源制御装置に関する電源制御装置情報を予め格納する情報格納部を備え、
前記応答処理部が、前記上位装置からの前記電源制御装置の情報取得要求にかかるコマンドに応じて、前記情報格納部から読み出した前記電源制御装置情報を前記上位装置に対して応答することを特徴とする、請求項2に記載の中継装置。 - 前記電源制御装置から前記電源制御装置情報を取得し、前記情報格納部に格納する格納処理部を備えることを特徴とする、請求項3に記載の中継装置。
- 前記監視制御部から出力される前記制御値を前記電源制御装置に転送する制御値転送部を備えることを特徴とする、請求項1〜4のいずれか1項に記載の中継装置。
- 前記上位装置と前記電源制御装置とを前記シリアル通信で接続するとともに、前記制御情報転送部に前記シリアル通信から分岐した情報が入力されることを特徴とする、請求項1〜5のいずれか1項に記載の中継装置。
- 前記電源制御装置が電圧マージン制御機能を備え、
前記監視制御部が前記制御情報から抽出した制御値を保持する保持部を備え、
前記電源制御装置が前記保持部に保持された前記制御値に基づき、電圧マージン制御を行なうことを特徴とする、請求項1に記載の中継装置。 - 上位装置と電源制御装置とを接続する中継装置におけるシリアル通信の中継方法であって、
前記上位装置から前記電源制御装置へ出力された電源制御に関係する制御情報を受信すると当該制御情報を前記中継装置内の監視制御部に転送する制御情報転送ステップと、
前記監視制御部において、前記上位装置からの前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御ステップと、
を備えることを特徴とする、中継方法。 - 上位装置と、
電源制御装置と、
前記上位装置と前記電源制御装置とを接続するシリアル通信を中継する中継装置とを有し、
前記中継装置は、
前記上位装置から前記電源制御装置へ出力された電力制御に関係する制御情報を受信すると当該制御情報を転送する制御情報転送部と、
前記制御情報転送部から転送された前記制御情報に基づいて、前記電源制御装置に設定される制御値を監視制御する監視制御部と、を備えることを特徴とする、電力制御システム。
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JP6221674B2 (ja) * | 2013-11-19 | 2017-11-01 | 富士通株式会社 | 情報処理装置,制御装置及び制御方法 |
CN106817758B (zh) * | 2015-11-30 | 2020-12-11 | 上海诺基亚贝尔股份有限公司 | 中继用户设备和远程用户设备的通信方法和装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005303896A (ja) * | 2004-04-15 | 2005-10-27 | Sony Corp | 無線通信端末 |
JP2008510253A (ja) * | 2004-08-19 | 2008-04-03 | インテル コーポレイション | パワーデリバリシステム |
JP2011128743A (ja) * | 2009-12-16 | 2011-06-30 | Hitachi Ulsi Systems Co Ltd | ネットワーク処理装置 |
WO2011080841A1 (ja) * | 2009-12-28 | 2011-07-07 | 富士通株式会社 | 電源制御装置および電源制御方法 |
WO2012101822A1 (ja) * | 2011-01-28 | 2012-08-02 | ルネサスエレクトロニクス株式会社 | コントローラ、および半導体システム |
WO2012137411A1 (ja) * | 2011-04-01 | 2012-10-11 | パナソニック株式会社 | インターフェース中継装置およびインターフェース中継方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3431071B2 (ja) | 1999-04-28 | 2003-07-28 | 日本電気株式会社 | シリアル通信制御システム及びそのシリアル通信制御方法 |
US6137188A (en) * | 1999-05-28 | 2000-10-24 | 3Com Corporation | Method for shared voltage regulation with multiple devices |
JP2001320390A (ja) | 2000-05-11 | 2001-11-16 | Matsushita Electric Ind Co Ltd | シリアルバス制御装置及び制御方法 |
US6697952B1 (en) * | 2000-07-24 | 2004-02-24 | Dell Products, L.P. | Margining processor power supply |
US6920571B2 (en) * | 2000-12-14 | 2005-07-19 | Hewlett-Packard Development Company, L.P. | Steering circuit and method that gradually counts a voltage output code until matching a voltage input code |
US20040128565A1 (en) * | 2002-12-31 | 2004-07-01 | Intel Corporation (A Delaware Corporation) | System for driving clock signal over a bus for a slave device |
US7017063B2 (en) * | 2004-03-05 | 2006-03-21 | Lattice Semiconductor Corporation | Systems and methods for controlling voltage regulator module power supplies |
US8055927B2 (en) * | 2007-05-23 | 2011-11-08 | International Business Machines Corporation | Structure for analyzing dynamic CPU voltage |
US7908496B2 (en) * | 2007-09-29 | 2011-03-15 | Intel Corporation | Systems and methods for communicating voltage regulation information between a voltage regulator and an integrated circuit |
JP4868248B2 (ja) | 2007-10-03 | 2012-02-01 | 横河電機株式会社 | データ伝送システム |
US7932639B2 (en) * | 2007-12-31 | 2011-04-26 | Intel Corporation | Simultaneous multi-voltage rail voltage regulation messages |
TWI372330B (en) * | 2008-08-22 | 2012-09-11 | Asustek Comp Inc | Computer system capable of dynamically cahaging operation voltage and frequency of cpu |
US8321705B2 (en) * | 2009-10-13 | 2012-11-27 | Advanced Micro Devices, Inc. | Dynamic table look-up based voltage regulator control |
CN102478942A (zh) * | 2010-11-30 | 2012-05-30 | 鸿富锦精密工业(深圳)有限公司 | 电压识别信号设定装置及电脑 |
WO2013158116A1 (en) * | 2012-04-20 | 2013-10-24 | Hewlett-Packard Development Company, L.P. | Voltage regulator control system |
-
2012
- 2012-12-19 JP JP2012276674A patent/JP6167516B2/ja active Active
-
2013
- 2013-10-29 US US14/065,578 patent/US9513680B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005303896A (ja) * | 2004-04-15 | 2005-10-27 | Sony Corp | 無線通信端末 |
JP2008510253A (ja) * | 2004-08-19 | 2008-04-03 | インテル コーポレイション | パワーデリバリシステム |
JP2011128743A (ja) * | 2009-12-16 | 2011-06-30 | Hitachi Ulsi Systems Co Ltd | ネットワーク処理装置 |
WO2011080841A1 (ja) * | 2009-12-28 | 2011-07-07 | 富士通株式会社 | 電源制御装置および電源制御方法 |
WO2012101822A1 (ja) * | 2011-01-28 | 2012-08-02 | ルネサスエレクトロニクス株式会社 | コントローラ、および半導体システム |
WO2012137411A1 (ja) * | 2011-04-01 | 2012-10-11 | パナソニック株式会社 | インターフェース中継装置およびインターフェース中継方法 |
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---|---|
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