JP3431071B2 - シリアル通信制御システム及びそのシリアル通信制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル通信制御
システム及びそのシリアル通信制御方法に関する。

【０００２】

【従来の技術】本発明が関するシリアル通信制御方式
は、特にシリアルデータの転送形式を規定したシステム
のために構成されている。

【０００３】このような、シリアル通信制御方式は、一
般的に１Ｂｌｏｃｋ（８ｂｉｔ）毎に送信・受信の処理
を行っている。つまり、１Ｂｌｏｃｋの送信データをパ
ラレル・シリアル変換バッファに書き込んだら、シリア
ル転送の終了を待ち、次Ｂｌｏｃｋの転送処理を行う必
要があり、シリアル転送中は、 Ｃｅｎｔｒａｌ・Ｐｒ
ｏｃｅｓｓｉｎｇ・Ｕｎｉｔ（以下、ＣＰＵと称す）が
他の処理を実行できなくなり、ひいては、システム性能
の低下をもたらしていた。近年、システム性能の高速化
に伴い、シリアルデータ転送処理の軽減が要求されてい
る。

【０００４】この要請に応えるために、例えば、転送終
了を割り込み信号で表明することにより、シリアル転送
中に他の処理を実行できる様な構成が提案されている。

【０００５】又、特開平０４−０７９４２２号公報に
は、ホストシステムが送信するデータをＦＩＦＯに一度
に書き込み、以降のシリアル変換処理・送信をホストシ
ステムの介在なしにハードウェアで実行することによ
り、ホストシステムの実行効率の向上を図る技術が開示
されている。

【０００６】又、特開平０８−１５３０６３号公報に
は、シリアル変換及び通信の制御用に変換インターフェ
ースというＣＰＵで制御するシステムを持ち、この変換
インターフェースがシリアル通信制御を実行していくこ
とで、パソコンの実行効率の向上を図る技術が開示され
ている。

【０００７】又、特許第２５５９３９４号公報には、多
量の送信データをＣＰＵの介在なしにＤＭＡでシリアル
変換していくことで、ＣＰＵの実行効率の向上を図る技
術が開示されている。

【０００８】

【発明が解決しようとする課題】上述の転送終了を割り
込み信号で表明することにより、シリアル転送中に他の
処理を実行できる様な構成は、転送数を認識して複数Ｂ
ｌｏｃｋを一括して送信し、且つ受信数を認識し、一括
して取り込むという構成を有していない。

【０００９】このため、図５のような動作となる。

【００１０】その結果、１Ｂｌｏｃｋデータの送受信毎
にＣＰＵによる割り込み処理が必要となり、シリアルデ
ータの送受信に伴うＣＰＵの処理時間が増加し、システ
ム性能が低下してしまう。

【００１１】本発明の目的は、シリアルデータの送受信
時の、ＣＰＵ処理を軽減することにより、システム性能
を向上させるシリアル通信制御システム及びそのシリア
ル通信制御方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明のシリアル通信制
御システムは、ＣＰＵとパラレル・シリアル変換ポート
とから構成されるシリアル通信制御システムであって、
ＣＰＵは、シリアル通信制御システムの制御を統括する
手段を有し、パラレル・シリアル変換ポートは、シリア
ル通信制御システムとターゲットとのシリアル・データ
による通信を実行する手段を有し、ＣＰＵとパラレル・
シリアル変換ポ―トとの間のデータ転送をするパラレル
バスと、パラレル・シリアル変換ポ―トとターゲットと
の間のデータ転送をするシリアルバスと、パラレル・シ
リアル変換ポ―トからＣＰＵに対して、通信終了を通知
する割り込み信号の信号線とを備えている。

【００１３】また、パラレル・シリアル変換ポートは、
ＣＰＵがターゲットに対して送信したいデータを一時格
納する送信バッファと、送信バッファからの情報によ
り、転送量を検索する送信数検索部と、送信データをパ
ラレルデータからシリアルデータに変換してターゲット
に送出するシリアル変換部と、ターゲットから送信され
るシリアルデータを受信してパラレルデータに変換する
パラレル変換部と、パラレル変換部からのデータを一時
格納する受信バッファと、受信バッファからの情報によ
り、受信量を検索する受信数検索部と、シリアル通信の
制御を行う通信制御部と、シリアルデータの同期クロッ
クの信号線とから構成されてもよい。

【００１４】また、パラレル・シリアル変換ポートは、
ＣＰＵがターゲットに対して送信したいデータを一時格
納する送信バッファと、送信バッファからの情報によ
り、転送量を検索する送信数検索部と、送信データをパ
ラレルデータからシリアルデータに変換してターゲット
に送出するシリアル変換部と、ターゲットから送信され
るシリアルデータを受信してパラレルデータに変換する
パラレル変換部と、パラレル変換部からのデータを一時
格納する受信バッファと、受信バッファからの情報によ
り、受信量を検索する受信数検索部と、シリアル通信の
制御を行う通信制御部と、シリアルデータの送信用同期
クロックの信号線と、シリアルデータの受信用同期クロ
ックの信号線とから構成されてもよい。

【００１５】本発明のシリアル通信制御システムのシリ
アル通信制御方法は、ＣＰＵにより、送信したいデータ
をパラレル・シリアル変換ポートにパラレルバスを経由
してデータを書き込む段階と、パラレル・シリアル変換
ポートにより、所定の転送形式に則って、書き込みデー
タをシリアル・データとしてシリアルバスを経由してタ
ーゲットに送信する段階と、パラレル・シリアル変換ポ
ートにより、ターゲットからのシリアル・データを受信
し、受信データを一時格納する段階と、所定の転送形式
に則った送受信の通信が終了したら、パラレル・シリア
ル変換ポートから、割り込み信号により、ＣＰＵに対し
て通信終了を通知する段階と、通知を受けたＣＰＵによ
り、パラレル・シリアル変換ポートに格納されている受
信データを読み出し、ターゲット側からの情報を受け取
る段階とを有する。

【００１６】また、ＣＰＵにより、ターゲットに送信し
たい全てのデータを送信バッファに全て書き込み、デー
タを書き込む際、最初のデータは送信データ数の情報を
書き込む段階と、送信数検索部により、送信データ数の
情報から送信回数を認識し、通信制御部に送信回数を指
定する段階と、通信制御部により、ＣＰＵからの送信開
始の指示を受けると、シリアル変換部に対して、送信開
始の指示を出し、又、同時にシリアルデータ送出のため
の同期クロックを同期クロックの信号線から送出する段
階と、シリアル変換部により、送信開始の指示を受ける
と、送信バッファから送信データをパラレルデータで引
き取り、同期クロックに同期してシリアルデータに変換
しながら、ターゲットに送信データを送信する段階と、
通信制御部により、指定された回数分の送信を終了した
ら、パラレル変換部に対して、受信開始の指示を出し、
又、同時にシリアルデータ受信のための同期クロックを
同期クロックの信号線から送出する段階と、パラレル変
換部により、受信開始の指示を受けると、ターゲットか
ら受信デ―タ数の情報を保有する受信データを同期クロ
ックに同期してシリアルデータで１回受け取り、パラレ
ルデータに変換しながら、受信バッファに受信データを
転送する段階と、受信数検索部により、受信デ―タ数の
情報から受信データ数を認識し、通信制御部に受信回数
を指定する段階と、通信制御部により、パラレル変換部
に対して、受信開始の指示を出し、又、同時にシリアル
データ受信のための同期クロックを前記同期クロックの
信号線から送出する段階と、パラレル変換部により、受
信開始の指示を受けると、ターゲットから受信データを
同期クロックに同期してシリアルデータで引き取り、パ
ラレルデータに変換しながら、受信バッファに受信デー
タを書き込む段階と、通信制御部により、指定された回
数分の受信を終了したら、ＣＰＵに対して、割り込み信
号にて、受信終了を通知する段階と、ＣＰＵにより、割
り込み信号を受けたら、受信バッファから受信データを
読み出す段階とを有してもよい。

【００１７】また、ＣＰＵにより、ターゲットに送信し
たい全てのデータを送信バッファに全て書き込み、デー
タを書き込む際、最初のデータは送信データ数の情報を
書き込む段階と、送信数検索部により、送信データ数の
情報から送信回数を認識し、通信制御部に送信回数を指
定する段階と、通信制御部により、ＣＰＵからの送信開
始の指示を受けると、シリアル変換部に対して、送信開
始の指示を出し、又、同時にシリアルデータ送出のため
の送信用同期クロックを送信用同期クロックの信号線か
ら送出する段階と、シリアル変換部により、送信開始の
指示を受けると、送信バッファから送信データをパラレ
ルデータで引き取り、送信用同期クロックに同期してシ
リアルデータに変換しながら、ターゲットに送信データ
を送信する段階と、通信制御部により、パラレル変換部
に対して、受信開始の指示を出し、又、同時にシリアル
データ受信のための受信用同期クロックを受信用同期ク
ロックの信号線から送出する段階と、パラレル変換部に
より、受信開始の指示を受けると、ターゲットから受信
デ―タ数の情報を保有する受信データを受信用同期クロ
ックに同期してシリアルデータで１回受け取り、パラレ
ルデータに変換しながら、受信バッファに受信データを
転送する段階と、受信数検索部により、受信デ―タ数の
情報から受信データ数を認識し、通信制御部に受信回数
を指定する段階と、通信制御部により、パラレル変換部
に対して、受信開始の指示を出し、又、同時にシリアル
データ受信のための受信用同期クロックを受信用同期ク
ロックの信号線から送出する段階と、パラレル変換部に
より、受信開始の指示を受けると、ターゲットから受信
データを受信用同期クロックに同期してシリアルデータ
で引き取り、パラレルデータに変換しながら、受信バッ
ファに受信データを書き込む段階と、通信制御部によ
り、指定された回数分の受信を終了したら、ＣＰＵに対
して、割り込み信号にて、受信終了を通知する段階と、
ＣＰＵにより、割り込み信号を受けたら、受信バッファ
から受信データを読み出す段階とを有してもよい。

【００１８】本発明は、デジタル回路におけるパラレル
・シリアル変換回路に関し、特に、ＣＰＵと、ターゲッ
ト側とのシリアル通信によるデータの送信、受信を実行
するパラレル・シリアル変換ポートにおいて、転送形式
を確定させることで、ＣＰＵの介在なしにデータの送受
信を達成させることを特徴としている。

【００１９】本発明のシリアル通信制御システムに搭載
されるパラレル・シリアル変換ポートによるデータの送
信・受信制御は、ＣＰＵが送信したいデータをパラレル
・シリアル変換ポートにパラレルバスを経由してデータ
を書き込むと、パラレル・シリアル変換ポートは、定め
られた転送形式に則って、その書き込みデータをシリア
ル・データとしてシリアルバスを経由してターゲットに
送信し、その後、ターゲットからのシリアル・データを
受信し、その受信データを一時格納していく。以上の動
作により、その転送形式に則った送受信の通信が終了し
たら、パラレル・シリアル変換ポートから割り込み信号
により、ＣＰＵに対して通信終了を通知する。

【００２０】その通知を受けたＣＰＵは、パラレル・シ
リアル変換ポートに格納されている受信データを読み出
し、ターゲット側からの情報を受け取る。

【００２１】従って、シリアル通信における送受信の
際、ＣＰＵの介在しなくてはならない処理時間を削減す
ることが可能となる。

【００２２】

【発明の実施の形態】（発明の第１の実施の形態）図１
を参照すると、本発明の第１の実施の形態であるシリア
ル通信制御システムの構成図が示されている。本発明の
第１の実施の形態であるシリアル通信制御システム１１
は、本システム１１の制御を統括するＣＰＵ１３、本シ
ステム１１とターゲット１２とのシリアル・データによ
る通信を実行するパラレル・シリアル変換ポート１４、
ＣＰＵ１３とパラレル・シリアル変換ポ―ト１４間のデ
ータの転送をするパラレルバス１５、パラレル・シリア
ル変換ポ―ト１４とターゲット１２間のデータ転送をす
るシリアルバス１６、パラレル・シリアル変換ポ―ト１
４からＣＰＵ１３に対して、通信終了を通知する割り込
み信号の信号線１７から構成される。

【００２３】図１のパラレル・シリアル変換ポ―ト１４
は、図２のＣＰＵ１３がターゲット１２に対して送信し
たいデータを一時格納する送信バッファ２１、送信バッ
ファ２１からの情報により、転送量を検索する送信数検
索部２２、送信データをパラレルデータからシリアルデ
ータに変換してターゲット１２に送出するシリアル変換
部２５、ターゲット１２から送信されるシリアルデータ
を受信してパラレルデータに変換するパラレル変換部２
６、パラレル変換部２６からのデータを一時格納する受
信バッファ２４、受信バッファ２４からの情報により、
受信量を検索する受信数検索部２３、シリアル通信の制
御を行う通信制御部２７から構成される。

【００２４】図２のＣＰＵ１３は、ターゲット１２に送
信したい全てのデータを送信バッファ２１に全て書き込
む。このデータを書き込む際、最初のデータは送信デー
タ数の情報を書き込む。送信数検索部２２は、その送信
データ数の情報から送信数を認識し、通信制御部２７に
送信回数を指定する。通信制御部２７は、ＣＰＵ１３か
らの送信開始の指示を受けると、シリアル変換部２５に
対して、送信開始の指示を出す。シリアル変換部２５
は、その送信開始指示を受けると送信バッファ２１から
送信データをパラレルデータで引き取り、シリアルデー
タに変換しながら、ターゲット１２に送信データを送信
する。通信制御部２７は、指定された回数分の送信を終
了したら、パラレル変換部２６に対して、受信開始の指
示を出す。パラレル変換部２６は、その受信開始指示を
受けるとターゲット１２からシリアルデータで受信デー
タを１回受け取り、パラレルデータに変換しながら、受
信バッファ２４に受信データを転送する。その受信デ―
タは、受信デ―タ数の情報を保有しており、受信数検索
部２３は、その情報から受信データ数を認識し、通信制
御部２７に受信回数を指定する。通信制御部２７は、パ
ラレル変換部２６に対して、受信開始の指示を出す。パ
ラレル変換部２６は、その受信開始指示を受けるとター
ゲット１２から受信データをシリアルデータで引き取
り、パラレルデータに変換しながら、受信バッファ２４
に受信データを書き込む。通信制御部２７は、指定され
た回数分の受信を終了したら、ＣＰＵ１３に対して、割
り込み信号にて、受信終了を通知する。ＣＰＵ１３は、
その割り込み信号を受けたら、受信バッファ２４から受
信データを読み出すことが可能となる。

【００２５】かくして、前述した処理を実行する。

【００２６】次に、図２及び図３を参照して本発明の第
１の実施の形態の動作について詳細に説明する。

【００２７】まず、システム１１とターゲット１２間の
シリアル通信の転送形式を、１Ｂｌｏｃｋあたり８ｂｉ
ｔで、１回の送受信は、送信・受信ともに４Ｂｌｏｃｋ
までとする。

【００２８】ＣＰＵ１３は、２Ｂｌｏｃｋの情報をター
ゲット１２に対して送信する時は、送信バッファ２１に
送信回数２回のデータを書き込み、続いて、送信データ
Ｂｌｏｃｋ１、Ｂｌｏｃｋ２を順次書き込む（図３の
（ａ）部）。

【００２９】この時送信数検索部２２は、送信バッファ
２１に書き込まれた送信回数２回のデータを読み出し、
通信制御部２７に対して、送信回数の情報及び送信デー
タを合わせた送信回数３回の情報を通信制御部２７に指
示する。

【００３０】ＣＰＵ１３は、送信バッファ２１への書き
込みが終了したら、通信制御部２７に送信開始の指示を
する（図３の（ｂ）部）。

【００３１】通信制御部２７は、その送信開始指示を受
けたら、シリアル変換部２５に送信バッファ２１から送
信回数データを読み込ませる。また、同時にシリアルデ
ータ送出の為の同期クロックを同期クロックの信号線２
８から８ｂｉｔ転送する為、８サイクル分送出する。

【００３２】シリアル変換部２５は、その同期クロック
に同期して、ターゲット１２に対して送信回数データを
シリアルデータに変換して送信する（図３の（ｃ）
部）。

【００３３】ターゲット１２は、同期クロックに同期し
てシリアルデータを取り込む。

【００３４】通信制御部２７は、送信回数データの送信
が終了したら、シリアル変換部２５に送信バッファ２１
からＢｌｏｃｋ１のデータを読み込ませる、同時にシリ
アルデータ送出の為の同期クロックを８サイクル送出す
る。

【００３５】シリアル変換部２５は、その同期クロック
に同期して、ターゲット１２に対してＢｌｏｃｋ１デー
タをシリアルデータに変換して送信する（図３の（ｄ）
部）。

【００３６】通信制御部２７は、以上の様にして、Ｂｌ
ｏｃｋ１までの送信データを送信を終了したら、ターゲ
ットが送信可能となる一定時間後に、シリアルデータ受
信の為の同期クロックを８サイクル送出する。

【００３７】ターゲット１２はその同期クロックを受け
ると、受信回数データを送出し、パラレル変換部２６
は、その同期クロックに同期して、その受信回数データ
を受信する。

【００３８】パラレル変換部２６は、その受信回数デー
タの引き取りが終了したら、そのデータを受信バッファ
２４に書き込む（図３の（ｅ）部）。

【００３９】この時受信数検索部２２は、受信バッファ
２４に書き込まれた受信回数３回のデータを読み出し、
通信制御部２７に対して、受信データの受信回数３回の
情報を通信制御部２７に指示する。

【００４０】通信制御部２７は、その受信回数情報から
受信の為の同期クロックを送出し、ターゲット１２から
データを排出させ、Ｂｌｏｃｋ３、４、５のデータを順
次パラレル変換部２６に引き取らせる（図３の（ｆ）
部）。

【００４１】パラレル変換部２６は、受信データを引き
取る毎に、受信バッファ２４に受信データを格納する。

【００４２】以上の動作により通信制御部２７は、ター
ゲット１２から全てのデータを受信し終えたら、割り込
み信号にて、ＣＰＵ１３に対し、受信終了を表明する
（図３の（ｇ）部）。

【００４３】ＣＰＵ１３は、その割り込み信号を受けた
ら、受信バッファ２４に格納されているデータを読み出
す（図３の（ｈ）部）。

【００４４】（発明の第２の実施の形態）本発明の第２
の実施の形態として、その基本的構成は上記の通りであ
るが、ＣＰＵ制御が介在しない通信制御についてさらに
工夫している。その構成を、図４に示す。

【００４５】第１の実施の形態では、シリアルデータ転
送の同期クロックの信号線が一本だったのに対して、図
４は、送信用同期クロックの信号線４１と受信用同期ク
ロックの信号線４２に分けて、受信用同期クロックは、
ターゲット１２から出力される。

【００４６】本発明の第２の実施の形態の動作を図４を
参照して説明する。

【００４７】第１の実施の形態では、ターゲット１２か
らの受信時期はシステム１１からの送信後に限定した構
成のみとなるが、本構成により、ターゲット１２が送信
したい場合、システム１１の状況に関係なく受信用同期
クロックを出力し、データを送出すれば、通信制御部２
７がデータを取り込むので、非同期にターゲット１２か
らデータ送出が可能となる。

【００４８】

【発明の効果】以上説明したように、本発明には以下の
効果がある。

【００４９】第１の効果は、外部との通信を実行する
際、システムの特にＣＰＵが要する処理時間を軽減する
ことで、システム全体の処理性能を向上させることを可
能とする。

【００５０】その理由は、システム内の処理速度に対
し、極端に速度の遅いシリアルデータの通信処理におい
て、ＣＰＵの処理を最低限にし、実際の通信制御は、Ｃ
ＰＵが介在しなくても実行できる様にすることで、通信
を実行している際も、ＣＰＵは他の処理を実行可能とな
り、システム全体の処理性能が向上されるからである。
又、本発明と特開平０４−０７９４２２号公報に開示さ
れた技術と対比すると、本発明は、送信システムについ
ては、同公報に開示された技術と同等の処理となるが、
送信データを排出後、ターゲットからの受信データもホ
ストシステムの介在なしに受信し、シリアル受信終了
後、ホストシステムが一度に受信データを引き取ること
が可能となる。即ち、ホストシステムが一度送信データ
を書き込めば、その送信データに対するレスポンスを受
け取るまで、ホストシステムの介在が不要となり、同公
報に開示された技術より更に、ホストシステムの実行効
率の向上が図られるという効果がある。

【００５１】又、本発明と特開平０８−１５３０６３号
公報に開示された技術と対比すると、本発明は、同公報
に開示された技術の変換インターフェースのＣＰＵの実
行効率の向上を図ることを特徴としている。

【００５２】又、本発明と特許第２５５９３９４号公報
に開示された技術と対比すると、本発明は、データ量の
少ないシリアル送受信を、 ＣＰＵの介在なしに実行し
ていくことで、ＣＰＵの実行効率の向上を図っている。
例えば、ホストから数バイトのコマンドデータを送信
し、そのコマンドに対するステータス情報をターゲット
から受信するようなシステムに対してのＣＰＵの実行効
率の向上を図られるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態であるシリアル通信
制御システムの構成図である。

【図２】本発明の第１の実施の形態であるシリアル通信
制御システムのパラレル・シリアル変換ポ―トの構成図
である。

【図３】本発明の第１の実施の形態の動作について説明
する図である。

【図４】本発明の第２の実施の形態であるシリアル通信
制御システムのパラレル・シリアル変換ポ―トの構成図
である。

【図５】従来のシリアル通信制御方式の動作を示す図で
ある。

【符号の説明】

１１ システム １２ ターゲット １３ ＣＰＵ １４ パラレル・シリアル変換ポート １５ パラレルバス １６ シリアルバス １７ 割り込み信号の信号線 ２１ 送信バッファ ２２ 送信数検索部 ２３ 受信数検索部 ２４ 受信バッファ ２５ シリアル変換部 ２６ パラレル変換部 ２７ 通信制御部 ２８ 同期クロックの信号線 ４１ 送信用同期クロックの信号線 ４２ 受信用同期クロックの信号線

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵとパラレル・シリアル変換ポート
   とから構成されるシリアル通信制御システムであって、 前記ＣＰＵは、前記シリアル通信制御システムの制御を
   統括する手段を有し、 前記パラレル・シリアル変換ポートは、前記シリアル通
   信制御システムとターゲットとのシリアル・データによ
   る通信を実行する手段を有し、 前記ＣＰＵと前記パラレル・シリアル変換ポ―トとの間
   のデータ転送をするパラレルバスと、 前記パラレル・シリアル変換ポ―トと前記ターゲットと
   の間のデータ転送をするシリアルバスと、 前記パラレル・シリアル変換ポ―トから前記ＣＰＵに対
   して、通信終了を通知する割り込み信号の信号線とを備
   え、 前記パラレル・シリアル変換ポートは、 前記ＣＰＵが前記ターゲットに対して送信したいデータ
   を一時格納する送信バッファと、 該送信バッファからの情報により、転送量を検索する送
   信数検索部と、 送信データをパラレルデータからシリアルデータに変換
   して前記ターゲットに送出するシリアル変換部と、 前記ターゲットから送信されるシリアルデータを受信し
   てパラレルデータに変換するパラレル変換部と、 該パラレル変換部からのデータを一時格納する受信バッ
   ファと、 該受信バッファからの情報により、受信量を検索する受
   信数検索部と、 シリアル通信の制御を行う通信制御部と、 シリアルデータの送信用同期クロックの信号線と、 シリアルデータの受信用同期クロックの信号線とから構
   成されるシリアル通信制御システム。
2. 【請求項２】 前記ＣＰＵにより、前記ターゲットに送
   信したい全てのデータを前記送信バッファに全て書き込
   み、前記データを書き込む際、最初のデータは送信デー
   タ数の情報を書き込む段階と、 前記送信数検索部により、前記送信データ数の情報から
   送信回数を認識し、前記通信制御部に前記送信回数を指
   定する段階と、 前記通信制御部により、前記ＣＰＵからの送信開始の指
   示を受けると、前記シリアル変換部に対して、送信開始
   の指示を出し、又、同時にシリアルデータ送出のための
   送信用同期クロックを前記送信用同期クロックの信号線
   から送出する段階と、 前記シリアル変換部により、前記送信開始の指示を受け
   ると、前記送信バッファから送信データをパラレルデー
   タで引き取り、前記送信用同期クロックに同期してシリ
   アルデータに変換しながら、前記ターゲットに前記送信
   データを送信する段階と、 前記通信制御部により、前記パラレル変換部に対して、
   受信開始の指示を出し、又、同時にシリアルデータ受信
   のための受信用同期クロックを前記受信用同期クロック
   の信号線から送出する段階と、 前記パラレル変換部により、前記受信開始の指示を受け
   ると、前記ターゲットから受信デ―タ数の情報を保有す
   る受信データを前記受信用同期クロックに同期してシリ
   アルデータで１回受け取り、パラレルデータに変換しな
   がら、前記受信バッファに前記受信データを転送する段
   階と、 前記受信数検索部により、前記受信デ―タ数の情報から
   前記受信データ数を認識し、前記通信制御部に受信回数
   を指定する段階と、 前記通信制御部により、前記パラレル変換部に対して、
   受信開始の指示を出し、又、同時にシリアルデータ受信
   のための受信用同期クロックを前記受信用同期クロック
   の信号線から送出する段階と、 前記パラレル変換部により、前記受信開始の指示を受け
   ると、前記ターゲットから受信データを前記受信用同期
   クロックに同期してシリアルデータで引き取り、パラレ
   ルデータに変換しながら、前記受信バッファに前記受信
   データを書き込む段階と、 前記通信制御部により、指定された回数分の受信を終了
   したら、前記ＣＰＵに対して、割り込み信号にて、受信
   終了を通知する段階と、 前記ＣＰＵにより、前記割り込み信号を受けたら、前記
   受信バッファから前記受信データを読み出す段階とを有
   する請求項１に記載のシリアル通信制御システムのシリ
   アル通信制御方法。