JP2001154976A

JP2001154976A - Ｄｍａコントローラ及びその制御方法

Info

Publication number: JP2001154976A
Application number: JP33468399A
Authority: JP
Inventors: Toshiaki Minami; 利秋南
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-11-25
Filing date: 1999-11-25
Publication date: 2001-06-08
Also published as: US6651114B1

Abstract

(57)【要約】【課題】Ｉ／Ｏバスに接続されたデバイスに依存し
て、Ｉ／Ｏバスとシステムバス間のデータ転送レートを
適応的に最適なものとする。【解決手段】入出力デバイス２５０’が高速転送可能
な装置であって、その装置２５０にＤＭＡチャネルが割
り当てられているとする。バースト要求信号２７２がア
サートされているときに、アクノリッジ信号２７１があ
ると、その１つのアクノリッジ信号に対して、ＤＭＡコ
ントローラ２８０’は、ＦＩＦＯメモリ２９０内の所定
数のデータは連続してその入出力装置に転送する。これ
で主記憶から入出力デバイスへの転送を行う。また、入
出力装置から主記憶への転送の場合も同様に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＭＡコントローラ
及びその制御方法、詳しくは、主記憶とＩ／Ｏ間のデー
タ転送を行うＤＭＡコントローラ及びその制御方法に関
するものである。

【０００２】

【従来の技術】コンピュータシステムにおいて直接メモ
リアクセス（ＤＭＡ）は入出力（Ｉ／Ｏ）デバイスとシ
ステムの主記憶との間でデータを転送するために用いら
れる。また主記憶のある範囲の内容を別のある範囲に転
送するためにも使われる。ＤＭＡはＣＰＵに関わらずＤ
ＭＡコントローラによって実行される。すなわちＤＭＡ
コントローラは入出力装置にデータを出力させ、それを
主記憶に書き込む機能と、主記憶からデータを読み出
し、それを入出力装置に受け取らせる機能を有する。こ
のようにして、ＤＭＡコントローラが動作中であって
も、ＣＰＵは他のタスクを実行することができるため、
システム全体のパフォーマンスを著しく向上させること
ができる。

【０００３】図２はＤＭＡコントローラを使用したコン
ピュータシステムの一例の構成図である。同図において
１００はシステムバスである。１１０はＣＰＵでありバ
スインターフェースを介しシステムバスと接続してい
る。１２０は主記憶でありＲＡＭにより構成されてい
る。１３０はプログラム実行コード等が格納されたＲＯ
Ｍである。１４０，１５０，１６０はそれぞれ入出力装
置であり、システムバスインターフェース１４１，１５
１，１６１を介してシステムバス１００に接続するとと
もに制御線１７０を介してＤＭＡコントローラ１８０と
接続している。ＤＭＡコントローラ１８０はシステムバ
ス１００に接続するとともに制御線１７０を介し、１４
０，１５０，１６０のそれぞれの入出力装置と接続して
いる。

【０００４】この例の場合、ＤＭＡコントローラ１８０
はデータ転送を制御するが、データそのものはＤＭＡコ
ントローラ１８０を通過しない。ＤＭＡコントローラ１
８０はデータ転送に必要なリード、ライトコマンドを発
行するが、データはシステムバス１００を通じ主記憶１
２０と入出力装置１４０，１５０，１６０間を直接移動
する。

【０００５】図３はＤＭＡコントローラを使用したコン
ピュータシステムの別の一例を示した構成図である。同
図において２００はシステムバスである。２１０はＣＰ
Ｕでありバスインターフェースを介しシステムバスと接
続している。２２０は主記憶でありＲＡＭにより構成さ
れている。２３０はプログラム実行コード等が格納され
たＲＯＭである。２４０，２５０，２６０はそれぞれ入
出力装置であり、Ｉ／Ｏバス２７０を介してＤＭＡコン
トローラ２８０と接続している。ＤＭＡコントローラ２
８０はシステムバス２００に接続するとともにＩ／Ｏバ
ス２７０を介し、２４０，２５０，２６０のそれぞれの
入出力装置と接続している。

【０００６】各入出力装置と主記憶それぞれのアクセス
速度が異なることから、このＤＭＡコントローラ２８０
には速度緩衝用のＦＩＦＯメモリ２９０が内蔵されてい
る。

【０００７】この例の場合にはＤＭＡコントローラ２８
０はデータ転送を制御するとともにデータそのものもＤ
ＭＡコントローラ２８０のバスインターフェースを介し
てシステムバス２００を通じ主記憶２２０に対して読み
出し、書き込みされる。さらにそれらのデータは入出力
装置２４０，２５０，２６０との間でＩ／Ｏバス２７０
を通じ転送される。

【０００８】このとき、デバイスのデータ幅と主記憶の
データ幅が異なる場合、例えばデバイスのデータ幅が８
ｂｉｔ、主記憶のデータ幅が３２ｂｉｔであった場合、
ＦＩＦＯ２９０を利用して同時にデータ幅の変換が行わ
れる。

【０００９】ＦＩＦＯ２９０は３２ｂｉｔ幅（ワード）
×整数分の容量を有し、書き込みに際しては任意のビッ
ト位置に対してマスクできる（マスクした場合元の情報
を保つ）。

【００１０】データ転送の方向が主記憶から入出力装置
の場合には、図４に示すように、主記憶から１ワード
（３２ｂｉｔ）ずつデータを読み出しＦＩＦＯの最後尾
のワードに格納し、ＦＩＦＯの先頭の１ワード（３２ｂ
ｉｔ）のデータは上位バイトから順次１バイト（８ｂｉ
ｔ）ずつセレクタにより選択され４回に分けてＩ／Ｏデ
バイスの１つに転送される。

【００１１】データ転送の方向が入出力装置から主記憶
の場合には、図５に示すように、入出力装置から１バイ
ト（８ｂｉｔ）のデータを受け取る度にＦＩＦＯの最後
尾のワード内の上位バイトから順に格納する。その後、
ＦＩＦＯの先頭から１ワード（３２ｂｉｔ）のデータを
まとめて主記憶に書き込む。ＦＩＦＯの容量が１ワード
＝４バイト以上あれば、ＤＭＡコントローラがシステム
バスのアクセス権を要求し、バス権を獲得した後主記憶
にデータを書き込むまでの間にも同時並行して入出力装
置からＤＭＡコントローラに対してデータを転送するこ
とができ、高速な入出力装置が接続されている場合でも
入出力装置側の待ち時間を減らすことができるため入出
力装置のオーバーランの発生を抑制できる。また主記憶
への書きこみ頻度が４分の１になるのでシステムバスの
利用効率を向上できる。

【００１２】このように図４においてシステムバスのデ
ータ幅が３２ｂｉｔであり、Ｉ／Ｏバスのデータ幅が８
ｂｉｔである場合ＤＭＡコントローラと入出力装置の間
の転送は次のような手順で行われる。

【００１３】データ転送の方向が主記憶から入出力装置
の場合には、１）まず始めにどの入出力装置にＤＭＡチ
ャンネルを割り当てるかを決定する。２）チャンネルを
割り当てられた入出力装置からＤＭＡ転送要求を示すＲ
ｅｑ*信号をアサートする。３）ＦＩＦＯにデータが存
在すれば直ちにＤＭＡコントローラからアクノリッジ信
号Ａｃｋ*が該入出力装置に対して返される。また、Ｆ
ＩＦＯが空であればＤＭＡコントローラは主記憶から１
ワードのデータを読み出してＦＩＦＯに格納した後、ア
クノリッジ信号Ａｃｋ*を該入出力装置に対して返す。
４）それと同時にＤＭＡコントローラにより１バイトの
データがＩ／Ｏバス上にドライブされ、入出力装置はそ
のデータを取り込む。５）２）〜４）をＣＰＵにより設
定されたＤＭＡ転送長の回数だけ繰り返す。

【００１４】データ転送の方向が入出力装置から主記憶
の場合には、１）まず始めにどの入出力装置にＤＭＡチ
ャンネルを割り当てるかを決定する。２）チャンネルを
割り当てられた入出力装置からのＤＭＡ転送要求を示す
Ｒｅｑ*信号をアサートする。入出力装置により１バイ
トのデータがＩ／Ｏバス上にドライブされる。３）ＦＩ
ＦＯに空きがあれば直ちにＤＭＡコントローラからアク
ノリッジ信号Ａｃｋ*が該入出力装置に対して返され
る。ＦＩＦＯが一杯であればＤＭＡコントローラは主記
憶に対するデータの書き込みが終りＦＩＦＯに空きがで
きるのを待った後、アクノリッジ信号Ａｃｋ*を該入出
力装置に対して返す。４）ＤＭＡコントローラはＩ／Ｏ
バス上のデータをＦＩＦＯに格納する。ＦＩＦＯの内容
が１ワード以上あればＤＭＡコントローラは引き続いて
ＦＩＦＯの内容が１ワード未満になるまで主記憶にデー
タを書き込みにいく。５）２）〜４）をＣＰＵにより設
定されたＤＭＡ転送長の回数だけ繰り返す。

【００１５】

【発明が解決しようとする課題】このようにＤＭＡコン
トローラと入出力装置との間で２本の信号を用いてハン
ドシェークを行いながらデータを転送する場合、特に完
全同期式の設計ではデータの転送レートは最大でも（Ｉ
／Ｏバス幅）×（システムクロック周波数）×１／２の
転送レートに抑えられる。

【００１６】すなわちシステムクロックが２５ＭＨｚの
場合、Ｉ／Ｏバス幅が８ｂｉｔであることからＤＭＡコ
ントローラと入出力装置の間の最大転送レートは１００
Ｍｂｉｔ／ｓｅｃとなる。

【００１７】一方システムバスは３２ｂｉｔ幅であるこ
とから、主記憶に対する一度のリードあるいはライトの
平均遅延時間を４クロックサイクルとすると転送レート
は２００Ｍｂｉｔ／ｓｅｃである。

【００１８】従って最大転送レートが比較的低速なフロ
ッピーディスクコントローラ等の入出力装置が接続され
ている場合には上記構成でも問題は無いが、最大転送レ
ートが１００Ｍｂｉｔ／ｓｅｃを越えるような入出力装
置、例えば高速ハードディスクコントローラやＩＥＥＥ
１３９４のコントローラ等の入出力装置を接続した場
合、Ｉ／Ｏデバイス側で十分な容量のＦＩＦＯを持つ必
要が生じ、場合によってはＤＭＡコントローラと入出力
装置間の転送レートがボトルネックとなり必要な性能を
発揮できない。

【００１９】本発明は上記のような課題に鑑みなされた
もので、Ｉ／Ｏバスに接続されたデバイスに依存して、
Ｉ／Ｏバスとシステムバス間のデータ転送レートを適応
的に最適なものとすることを可能ならしめるＤＭＡコン
トローラ及びその制御方法を提供しようとするものであ
る。

【００２０】

【課題を解決するための手段】この課題を解決するた
め、例えば本発明のＤＭＡコントローラは以下の構成を
備える。すなわち、システムバスに接続された主記憶と
Ｉ／Ｏバスに接続された入出力装置間のデータ転送を行
うＤＭＡコントローラであって、前記システムバスと前
記Ｉ／Ｏバスの転送速度差を緩衝するＦＩＦＯメモリ
と、前記Ｉ／Ｏバス上に設けられたＤＭＡ転送する際の
ＤＭＡ転送要求信号、ＤＭＡ転送アクノリッジ信号、更
に、バースト要求信号をモニタするモニタ手段と、前記
バースト要求信号がアサートされていない場合、前記ア
クノリッジ信号が発生する度にハンドシェークによる前
記主記憶と前記入出力装置の間のデータ転送を行ない、
前記バースト要求信号がアサートされている場合、一度
のアクノリッジ信号に対して、予め設定された数のデー
タを前記主記憶と前記入出力装置の間で連続して転送す
る転送手段とを備える。

【００２１】

【発明の実施の形態】以下、添付図面に従って本発明に
係る実施形態を詳細に説明する。

【００２２】［第１の実施形態］図１は実施形態におけ
るＤＭＡコントローラの構成とその周辺装置の接続関係
を示す図である。図３との対照のため、実質的に同じ構
成要素には符号に’をつけて示している。

【００２３】この構成図において２００’はシステムバ
スである。２１０’はＣＰＵでありバスインターフェー
スを介しシステムバスと接続している。２２０’は主記
憶でありＲＡＭにより構成されている。２３０’はプロ
グラム実行コード等が格納されたＲＯＭである。ＤＭＡ
コントローラ２８０’はバスインターフェース２８１を
介してシステムバス２００’に接続するとともに、Ｉ／
Ｏバス２７０’を介し、入出力装置２４０’，２５
０’，２６０’と接続している。ここで２７１，２７２
はそれぞれＡｃｋ*，Ｒｅｑ*信号であり、２７３は本実
施形態により追加されたＢｕｒｓｔＲｅｑ*信号であ
る。２９０’は速度緩衝用のＦＩＦＯメモリである。

【００２４】２４０’，２５０’，２６０’はそれぞれ
入出力装置であり、Ｉ／Ｏバス２７０’およびＡｃｋ*
信号２７１、Ｒｅｑ*信号２７２、ＢｕｒｔｓｔＲｅｑ*
信号２７３を介してＤＭＡコントローラ２８０’と接続
している。これら３つの入出力装置のうち、２４０’は
低速なアクセス速度を持つ入出力装置であり、特にＦＩ
ＦＯは備えていない。２５０’および２６０’は高速な
アクセス速度を持つ入出力装置であって、システムクロ
ックとは非同期のクロック周期で外部と高速に入出力す
るために、必要な容量のＦＩＦＯ２５１，２６１をそれ
ぞれ備えているものとする。

【００２５】上記構成において、まず始めに、主記憶２
２０’と入出力装置２４０’との間でデータをＤＭＡ転
送する場合について説明する。簡単のため本実施形態で
はＣＰＵ２１０’からの設定によりＤＭＡチャネルを入
出力装置２４０’に選択的に割り当てておくこととす
る。

【００２６】図６はデータの転送方向が主記憶２２０’
から入出力装置２４０’である場合のタイミングチャー
トを示したものである。まず時刻ｔ1に入出力装置２４
０’がＤＭＡデータ転送要求信号Ｒｅｑ*（２７２）を
アサートする。このときＦＩＦＯ２９０’はまだ空であ
るのでＤＭＡコントローラ２８０’はシステムバス２０
０’を介して１ワードのデータをリードしてＦＩＦＯ２
９０’に格納し、時刻ｔ2に入出力装置２４０’に対し
てＡｃｋ*信号２７１をアサートするとともにＩ／Ｏバ
ス２７０’上に１バイトのデータをドライブする。入出
力装置２４０’は次のシステムクロックの立ち上がりエ
ッジ（時刻ｔ3）にＡｃｋ*信号２７１を認識するとＩ／
Ｏバス２７０’上のデータを取り込み、次の転送要求が
無いのでＲｅｑ*信号２７２をネゲートする。時刻ｔ4に
入出力装置２４０’は再びＤＭＡデータ転送要求信号Ｒ
ｅｑ*２７２をアサートする。このときＦＩＦＯ２９
０’にはすでにデータがあるのでＤＭＡコントローラ２
８０’は次のクロックの立ち上がり（時刻ｔ5）で直ち
に入出力装置２４０’に対してＡｃｋ*信号２７１をア
サートするとともにＩ／Ｏバス２７０’上に１バイトの
データをドライブする。入出力装置２４０’は次のシス
テムクロックの立ち上がりエッジ（時刻ｔ6）にＡｃｋ*
信号２７１を認識するとＩ／Ｏバス２７０’上のデータ
を取り込み、さらに転送要求があるのでそのままＲｅｑ
*信号２７２をアサートし続ける。ＤＭＡコントローラ
２８０’は次のクロックの立ち上がり（時刻ｔ7）で直
ちに入出力装置２４０’に対してＡｃｋ*信号２７１を
アサートするとともにＩ／Ｏバス２７０’上に１バイト
のデータをドライブする。このようにしてＤＭＡコント
ローラ２８０’と入出力装置２４０’との間でハンドシ
ェークを行いながら１バイトずつデータを転送するの
で、データ転送速度は最大でも（Ｉ／Ｏバス幅＝８ｂｉ
ｔ）×（システムクロック周波数）×1/2となる。

【００２７】図７はデータの転送方向が入出力装置２４
０’から主記憶２２０’である場合のタイミングチャー
トを示したものである。

【００２８】外部からデータを１バイト受信すると、ま
ず時刻ｔ1に入出力装置２４０’がＤＭＡデータ転送要
求信号Ｒｅｑ*（２７２）をアサートすると同時にＩ／
Ｏバス２７０’上に１バイトのデータをドライブする。
このときＦＩＦＯ２９０’は空であるのでＤＭＡコント
ローラ２８０’は次のクロックの立ち上がり（時刻ｔ
2）で入出力装置２４０’に対してＡｃｋ*信号２７１を
アサートするとともにＩ／Ｏバス２７０’上のデータを
取り込みＦＩＦＯ２９０’に格納する。入出力装置２４
０’は次のクロックの立ち上がり（時刻ｔ3）にＡｃｋ*
信号２７１を認識すると次の転送要求が無いのでＲｅｑ
*信号２７２をネゲートする。外部から次の１バイトの
データを受信すると時刻ｔ4に入出力装置２４０’は再
びＤＭＡデータ転送要求信号Ｒｅｑ*をアサートすると
同時にＩ／Ｏバス２７０’上に１バイトのデータをドラ
イブする。このときもＦＩＦＯ２９０’にはまだ一杯で
はないのでＤＭＡコントローラ２８０’は次のクロック
の立ち上がり（時刻ｔ5）で直ちに入出力装置２４０’
に対してＡｃｋ*信号２７１をアサートするとともにＩ
／Ｏバス２７０’上の１バイトのデータをＦＩＦＯ２９
０’に格納する。この間に外部から次の１バイトのデー
タを既に受信しているため入出力装置２４０’は次のシ
ステムクロックの立ち上がりエッジ（時刻ｔ6）にＡｃ
ｋ*信号２７１を認識するとそのままＲｅｑ*信号２７２
をアサートし続け次の１バイトのデータをＩ／Ｏバス２
７０’上にドライブする。ＤＭＡコントローラ２８０’
は次のクロックの立ち上がり（時刻ｔ7）で直ちに入出
力装置２４０’に対してＡｃｋ*信号２７１をアサート
するとともにＩ／Ｏバス２７０’上の１バイトのデータ
をＦＩＦＯ２９０’に格納する。このようにして、ＦＩ
ＦＯ２９０’内に１ワード分のデータが揃った時点でＤ
ＭＡコントローラ２８０’はシステムバス２００’を介
して主記憶２２０’にその１ワードのデータを書き込
む。

【００２９】次に主記憶２２０’と入出力装置２５０’
（２６０’の場合も同じ）との間でデータをＤＭＡ転送
する場合について説明する。

【００３０】図８はデータの転送方向が主記憶２２０’
から入出力装置２５０’である場合のタイミングチャー
トを示したものである。

【００３１】まず時刻ｔ1に入出力装置２５０’がＤＭ
Ａデータ転送要求信号Ｒｅｑ*２７２をアサートすると
同時にＢｕｒｔｓｔＲｅｑ*２７３をアサートする。本
実施形態においてＢｕｒｓｔＲｅｑ*信号２７３がアサ
ートされた場合、連続して８バイトのデータを転送する
ことにすると、このときＦＩＦＯ２９０’はまだ空であ
るのでＤＭＡコントローラ２８０’はシステムバス２０
０’を介して主記憶２２０’から続けて２ワードのデー
タをリードしてＦＩＦＯ２９０’に格納する。時刻ｔ2
から８サイクル連続で入出力装置２５０’に対してＡｃ
ｋ*信号２７１をアサートしながらＩ／Ｏバス２７０’
上には主記憶２２０’上で低位のアドレスのデータから
順に１サイクルに１バイトずつドライブする。

【００３２】入出力装置２５０’は次のシステムクロッ
クの立ち上がりエッジ（時刻ｔ3）にＡｃｋ*信号２７１
を認識するとその後８サイクル連続でＩ／Ｏバス２７
０’上のデータを順次取り込み内部のＦＩＦＯ２５１に
格納する。入出力装置２５０’はこの８バイトのデータ
を受け取ってもまだ必要なデータに足りないのでそのま
まＲｅｑ*信号２７２およびＢｕｒｓｔＲｅｑ*信号２７
３をアサートし続ける。ＤＭＡコントローラ２８０’は
時刻ｔ3以降もＲｅｑ*信号２７２及びＢｕｒｓｔＲｅｑ
*信号２７３がアサートされているので再度システムバ
ス２００’を介して主記憶２２０’から続けて２ワード
のデータをリードしてＦＩＦＯ２９０’に格納する。

【００３３】時刻ｔ4から８サイクル連続で入出力装置
２５０’に対してＡｃｋ*信号をアサートしながらＩ／
Ｏバス２７０’上には主記憶２２０’上で低位のアドレ
スのデータから順に１サイクルに１バイトずつドライブ
する。入出力装置２５０’は次のシステムクロックの立
ち上がりエッジ（時刻ｔ5）にＡｃｋ*信号２７１を認識
するとその後８サイクル連続でＩ／Ｏバス２７０’上の
データを順次取り込み内部のＦＩＦＯ２５１に格納す
る。

【００３４】このような転送を行った場合、ＤＭＡコン
トローラ２８０’と入出力装置２５０’との間の転送レ
ートは最大１０サイクルで８バイトのデータを転送でき
るので、（Ｉ／Ｏバス幅＝８ｂｉｔ）×（システムクロ
ック周波数）×４／５となる。

【００３５】本実施形態において入出力装置２５０’は
ＦＩＦＯ２５１に３６バイト格納した時点で外部にデー
タを送信するとすれば、このような転送を３回繰り返し
た後、最後に４バイトの転送が残る。これはＢｕｒｓｔ
Ｒｅｑ*信号２７３をアサートした場合の転送長８バイ
トに満たないので、これ以降Ｒｅｑ*信号２７２とＡｃ
ｋ*信号２７１によるハンドシェークで１バイトのデー
タ転送を４回行う。

【００３６】図９はデータの転送方向が入出力装置２５
０’から主記憶２２０’である場合のタイミングチャー
トを示したものである。

【００３７】入出力装置２５０’は外部から３６バイト
のパケットを受信すると、時刻ｔ1にＤＭＡデータ転送
要求信号Ｒｅｑ*（２７２）とＢｕｒｓｔＲｅｑ*（２７
３）を同時にアサートすると同時にＦＩＦＯ２５１の先
頭の１バイトのデータを読み出しＩ／Ｏバス２７０’上
にドライブする。このときＦＩＦＯ２９０’は空である
のでＤＭＡコントローラ２８０’は次のクロックの立ち
上がり（時刻ｔ2）から８サイクル連続で入出力装置２
５０’に対してＡｃｋ*信号をアサートするとともにＩ
／Ｏバス２７０’上のデータを取り込みＦＩＦＯ２９
０’に格納する。入出力装置２５０’は次のクロックの
立ち上がり（時刻ｔ3）にＡｃｋ*信号を認識すると次の
サイクルから７サイクルに亘りＦＩＦＯ２５１内のデー
タを先頭から順次１バイトずつＩ／Ｏバス上にドライブ
するとともにＤＭＡコントローラ２８０’はそれを順に
ＦＩＦＯ２９０’に格納する。ＤＭＡコントローラ２８
０’はＦＩＦＯ２９０’内のデータが４バイト（１ワー
ド）を越えるとＦＩＦＯ２９０’の先頭から１ワードず
つシステムバス２００’を介して主記憶２２０’に書き
込む。

【００３８】時刻ｔ4において入出力装置２５０’はＦ
ＩＦＯ２５１内に８バイト以上データがあるためそのま
まＲｅｑ*（２７２）信号とＢｕｒｓｔＲｅｑ*（２７
３）信号をアサートし続ける。ＤＭＡコントローラ２８
０’のＦＩＦＯ２９０’に８バイト以上の空きがある場
合時刻ｔ5から８サイクル連続で入出力装置２５０’に
対してＡｃｋ*信号をアサートする。

【００３９】このような転送を３回繰り返した後、最後
に４バイトの転送が残る。これはＢｕｒｓｔＲｅｑ*信
号２７３をアサートした場合の転送長８バイトに満たな
いので、これ以降Ｒｅｑ*信号２７２とＡｃｋ*信号２７
１によるハンドシェークで１バイトのデータ転送を４回
行う。

【００４０】本実施形態ではＢｕｒｓｔＲｅｑ*信号２
７３をアサートする場合Ａｃｋ*信号２７１も同じタイ
ミングでアサートしているが、もちろんＢｕｒｓｔＲｅ
ｑ*信号（２７３）のみをアサートするようにしてもよ
い。

【００４１】本実施形態ではＢｕｒｓｔＲｅｑ*信号
（２７３）がアサートされた場合Ａｃｋ*信号２７１を
８サイクル期間連続してアサートし、次にアサートする
までの間１サイクル期間以上間隔をあけているが、ＦＩ
ＦＯ２９０’の容量あるいはシステムバス２００’のリ
ード／ライトサイクルの上で可能であれば８サイクル期
間×任意回数連続してアサートしてもよい。

【００４２】また本実施形態では１チャンネルのＤＭＡ
コントローラに対しＩ／Ｏバスを介して複数の入出力装
置が接続されている例を示したが、もちろん入出力装置
の数は１つでも良い。

【００４３】［第２の実施形態］第２の実施形態の構成
を図１０に示す。同図において、図１と実質的に同じ構
成要素については同一符号を付し、その説明については
省略する。

【００４４】本第２の実施形態における特徴部分は、信
号線２７３’を設けた点である。この信号線２７３’
は、転送バイト数情報を示す信号であり、最大でもＦＩ
ＦＯ２９０’の容量を指示するに足る本数の信号線より
構成されている。本第２の実施形態ではＦＩＦＯ２９
０’の容量を２ワード（８バイト）とするので、転送バ
イス数情報信号は３本（３ビット）であり、１バイト
（０００）〜８バイト（１１１）を表現することができ
る。

【００４５】２４０’〜２６０’は入出力装置であっ
て、入出力装置２４０’は低速なアクセス速度であり、
入出力装置２５０’及び２６０’はそれぞれバッファを
有したアクセス速度が高速なものである。

【００４６】図１１はデータの転送方向が主記憶２２
０’→入出力装置２５０’（入出力装置２６０’も同
じ）である場合のタイミングチャートを示したものであ
る。

【００４７】この例では主記憶２２０’から１４バイト
のデータを読出し、ＤＭＡコントローラを介して入出力
装置に受け渡し、外部に出力する場合を示している。

【００４８】まず時刻ｔ1に入出力装置２５０’がＤＭ
Ａデータ転送要求信号Ｒｅｑ*（２７２）をアサートす
ると同時に転送バイト数情報信号２７３によりＦＩＦＯ
２９０’の最大容量である８バイトを指示する。このと
きＦＩＦＯ２９０’はまだ空であるのでＤＭＡコントロ
ーラ２８０’はシステムバス２００’を介して主記憶２
２０’から続けて２ワードのデータをリードしてＦＩＦ
Ｏ２９０’に格納する。時刻ｔ2から８サイクル連続で
入出力装置２５０’に対してＡｃｋ*信号（２７１）を
アサートしながらＩ／Ｏバス２７０’上には主記憶２２
０’上で低位のアドレスのデータ（８ビット）から順に
１サイクルに１バイトずつドライブする。

【００４９】入出力装置２５０’は次のシステムクロッ
クの立ち上がりエッジ（時刻ｔ3）にＡｃｋ*信号（２７
１）を認識するとその後８サイクル連続でＩ／Ｏバス２
７０’上のデータを順次取り込み内部のＦＩＦＯ２５１
に格納する。入出力装置２５０’はこの８バイトのデー
タを受け取ってもまだ必要なデータに足りないのでその
ままＲｅｑ*信号（２７２）をアサートし続け、転送バ
イト数情報信号（２７３）により残り６バイトの転送を
指示する。ＤＭＡコントローラ２８０’は時刻ｔ3以降
もＲｅｑ*信号（２７２）がアサートされているので再
度システムバス２００’を介して主記憶２２０’から転
送バイト数情報信号（２７３）によって指示された６バ
イトのデータをリードしてＦＩＦＯ２９０’に格納した
後、時刻ｔ4から６サイクル連続で入出力装置２５０’
に対してＡｃｋ*信号をアサートしながらＩ／Ｏバス２
７０’上には主記憶２２０’上で低位のアドレスのデー
タから順に１サイクルに１バイトずつドライブする。入
出力装置２５０’は次のシステムクロックの立ち上がり
エッジ（時刻ｔ5）にＡｃｋ*信号（２７１）を認識する
とその後６サイクル連続でＩ／Ｏバス２７０’上のデー
タを順次取り込み内部のＦＩＦＯ２５１に格納する。

【００５０】このような転送を行った場合、ＤＭＡコン
トローラ２８０’と入出力装置２５０’との間の転送レ
ートは最大では転送バイト数を毎回８として１０サイク
ルで８バイトのデータを転送できるので、（Ｉ／Ｏバス
幅＝８ｂｉｔ）×（システムクロック周波数）×４／５
となる。

【００５１】図１２は、データの転送方向が入出力装置
２５０’から主記憶２００’である場合のタイミングチ
ャートを示したものである。この例では、１４バイトの
データを受け取り、ＤＭＡコントローラを介して主記憶
に書き込む例である。

【００５２】入出力装置２２０’は外部から１４バイト
のパケットを受信すると、時刻ｔ1にＤＭＡデータ転送
要求信号Ｒｅｑ*（２７２）をアサートし、転送バイト
数情報信号２７３により転送長を８に指示すると同時に
ＦＩＦＯ２５１の先頭の１バイトのデータを読み出しＩ
／Ｏバス２７０’上にドライブする。このときＦＩＦＯ
２９０’は空であるのでＤＭＡコントローラ２８０’は
次のクロックの立ち上がり（時刻ｔ2）から８サイクル
連続で入出力装置２５０’に対してＡｃｋ*信号をアサ
ートするとともにＩ／Ｏバス２７０’上のデータを取り
込みＦＩＦＯ２９０’に格納する。

【００５３】入出力装置２５０’は次のクロックの立ち
上がり（時刻ｔ3）にＡｃｋ*信号２７１を認識すると次
のサイクルから７サイクルに亘りＦＩＦＯ２５１内のデ
ータを先頭から順次１バイトずつＩ／Ｏバス上にドライ
ブするとともにＤＭＡコントローラ２８０’はそれを順
にＦＩＦＯ２９０’に格納する。ＤＭＡコントローラ２
８０’はＦＩＦＯ２９０’内のデータが４バイト（１ワ
ード）を越えるとＦＩＦＯ２９０’の先頭から１ワード
ずつシステムバス２００’を介して主記憶２２０’に書
き込む。

【００５４】時刻ｔ4において入出力装置２５０’は８
サイクル目のＡｃｋ*信号２７１のアサート状態を確認
すると、ＦＩＦＯ２５１内に６バイトのデータがあるた
めそのままＲｅｑ*信号２７２をアサートし続け転送バ
イト数情報信号２７３により次回の転送長に６を指示す
る。ＤＭＡコントローラ２８０’は時刻ｔ5にＦＩＦＯ
２９０’に６バイト以上の空きができるためそこから６
サイクル連続で入出力装置２５０’に対してＡｃｋ*信
号をアサートする。

【００５５】ＤＭＡコントローラ２８０’はＦＩＦＯ２
９０’の内容が４バイトを越えると主記憶２２０’に書
き出すが、この例の場合最後にＦＩＦＯ内に２バイトの
データが残る。

【００５６】このとき・入出力装置２５０’が最後のデ
ータを受け渡した後ＤＭＡコントローラ２８０’に直接
指示する。

【００５７】・予めＣＰＵ２１０’によって設定された
回数のＤＭＡ転送が終了した後、ＣＰＵ２１０’より指
示する。

【００５８】のいずれかの方法によってＦＩＦＯの残り
内容を主記憶２２０’に書き出す。

【００５９】主記憶２２０’と入出力装置２４０’との
間でデータをＤＭＡ転送する場合には、ＤＭＡコントロ
ーラの選択回路で転送バイト数情報信号２７３を１に固
定しておけばよく、新たに回路を追加することなく従来
通りに接続できる。

【００６０】本第２の実施形態では転送バイト数情報信
号２７３で指示されたサイクル期間Ａｃｋ*信号（２７
１）を連続してアサートし、次にアサートするまでの間
１サイクル期間以上間隔をあけているが、ＦＩＦＯ２９
０’の容量あるいはシステムバス２００’のリード／ラ
イトサイクルの上で可能であれば、Ａｃｋ*信号２７１
を一旦ネゲートせず、続けて次の転送バイト数情報信号
２７３で指示されたサイクル期間連続してアサートして
もよい。

【００６１】また本実施形態では１チャンネルのＤＭＡ
コントローラに対しＩ／Ｏバスを介して複数の入出力装
置が接続されている例を示したが、もちろん入出力装置
の数は１つでも良い。

【００６２】以上説明したように、本実施形態によれば
ＤＭＡコントローラと入出力装置との間でハンドシェー
クを行いながらデータを転送する場合にも（Ｉ／Ｏバス
幅）×（システムクロック周波数）×１／２以上の転送
レートが得られるため、高速な入出力装置が接続されて
いる場合にも、この転送がボトルネックにならず、その
ため入出力装置側に必要なＦＩＦＯの容量を削減するこ
とができまた必要な性能を実現可能とする。

【００６３】また、実施形態によれば、従来通り一度の
Ａｃｋ*信号のアサートと共に１バイトのデータを転送
するモードをあわせて持つことにより、バースト転送時
の転送バイト数に満たない端数のデータを転送すること
ができ、また低速なＩ／Ｏデバイスが接続されている場
合に入出力装置側に不要なＦＩＦＯを付加する必要がな
い。

【００６４】また、本実施形態はＩ／Ｏバスに接続され
たデバイスに応じてそのデバイスに最適なデータ転送を
行うことも可能になる。

【００６５】そして、本実施形態で説明したように、各
々の入出力装置の転送速度に適したＩ／Ｏバスの転送レ
ートを適応的に実現することができる。

【００６６】

【発明の効果】以上説明したように本発明によれば、Ｉ
／Ｏバスに接続されたデバイスに依存して、Ｉ／Ｏバス
とシステムバス間のデータ転送レートを適応的に最適な
ものとすることが可能になる。

【図面の簡単な説明】

【図１】実施形態におけるＤＭＡコントラの主要部の構
成とその周辺の接続関係を示す図である。

【図２】一般的なシステム構成の一例を示す図である。

【図３】他のシステムの一例を示す図である。

【図４】主記憶から入出力装置へのＦＩＦＯを介したデ
ータ幅変換の仕組みを示す図である。

【図５】入出力装置から主記憶へのＦＩＦＯを介したデ
ータ幅変換の仕組みを示す図である。

【図６】実施形態における主記憶から低速な入出力装置
のデータの転送におけるタイミングチャートを示す図で
ある。

【図７】実施形態における低速な入出力装置から主記憶
へのデータの転送におけるタイミングチャートを示す図
である。

【図８】実施形態における主記憶から高速な入出力装置
へのデータの転送のタイミングチャートを示す図であ
る。

【図９】実施形態における高速な入出力装置から主記憶
へのデータの転送のタイミングチャートを示す図であ
る。

【図１０】第２の実施形態におけるＤＭＡコントラの主
要部の構成とその周辺の接続関係を示す図である。

【図１１】第２の実施形態における主記憶から高速な入
出力装置へのデータ転送のタイミングチャートを示す図
である。

【図１２】第２の実施形態における高速な入出力装置か
ら主記憶へのデータ転送のタイミングチャートを示す図
である。

Claims

【特許請求の範囲】

【請求項１】システムバスに接続された主記憶とＩ／
Ｏバスに接続された入出力装置間のデータ転送を行うＤ
ＭＡコントローラであって、前記システムバスと前記Ｉ／Ｏバスの転送速度差を緩衝
するＦＩＦＯメモリと、前記Ｉ／Ｏバス上に設けられたＤＭＡ転送する際のＤＭ
Ａ転送要求信号、ＤＭＡ転送アクノリッジ信号、更に、
バースト要求信号をモニタするモニタ手段と、前記バースト要求信号がアサートされていない場合、前
記アクノリッジ信号が発生する度にハンドシェークによ
る前記主記憶と前記入出力装置の間のデータ転送を行な
い、前記バースト要求信号がアサートされている場合、一度
のアクノリッジ信号に対して、予め設定された数のデー
タを前記主記憶と前記入出力装置の間で連続して転送す
る転送手段とを備えることを特徴とするＤＭＡコントロ
ーラ。
【請求項２】前記Ｉ／Ｏバスには複数の入出力装置が
接続可能とすることを特徴とする請求項第１項に記載の
ＤＭＡコントローラ。
【請求項３】前記転送手段による転送方向が、前記主
記憶から前記入出力装置の場合、前記ＦＩＦＯメモリ内
の転送済みとなって空いているメモリ容量が所定量に達
した場合、前記転送手段による転送を行っている間に次
のデータを前記主記憶から前記ＦＩＦＯメモリに転送を
行うことを特徴とする請求項第１項又は第２項のいずれ
か１つに記載のＤＭＡコントローラ。
【請求項４】前記転送手段による転送方向が、前記入
出力装置から前記主記憶の場合、前記ＦＩＦＯメモリ内
に前記システムバスのバス幅分のデータが格納された場
合に主記憶メモリへの書き込みを行うと共に、次のデー
タを前記入出力装置から前記ＦＩＦＯメモリに転送を行
うことを特徴とする請求項第１項又は第２項のいずれか
１つに記載のＤＭＡコントローラ。
【請求項５】接続される入出力装置はすべて同じデー
タ幅でＤＭＡとの間でデータ転送を行うことを特徴とす
る請求項２に記載のＤＭＡコントローラ。
【請求項６】システムバスに接続された主記憶とＩ／
Ｏバスに接続された入出力装置間のデータ転送を行い、
前記システムバスと前記Ｉ／Ｏバスの転送速度差を緩衝
するＦＩＦＯメモリを有するＤＭＡコントローラの制御
方法であって、前記Ｉ／Ｏバス上に設けられたＤＭＡ転送する際のＤＭ
Ａ転送要求信号、ＤＭＡ転送アクノリッジ信号、更に、
バースト要求信号をモニタするモニタ工程と、前記バースト要求信号がアサートされていない場合、前
記アクノリッジ信号が発生する度にハンドシェークによ
る前記主記憶と前記入出力装置の間データ転送を行な
い、前記バースト要求信号がアサートされている場合、一度
のアクノリッジ信号に対して、予め設定された数のデー
タを前記主記憶と前記入出力装置の間のデータの転送を
行う転送制御工程とを備えることを特徴とするＤＭＡコ
ントローラの制御方法。
【請求項７】システムバスに接続された主記憶とＩ／
Ｏバスに接続された入出力装置間のデータ転送を行うＤ
ＭＡコントローラであって、前記システムバスと前記Ｉ／Ｏバスの転送速度差を緩衝
するＦＩＦＯメモリと、前記Ｉ／Ｏバス上に設けられたＤＭＡ転送する際のＤＭ
Ａ転送要求信号、ＤＭＡ転送アクノリッジ信号、更に、
転送データ数信号をモニタするモニタ手段と、前記ＤＭＡ転送要求信号に対する一度のアクノリッジ信
号があって、前記転送データ数信号で指定されたデータ
数が指定された場合、当該指定されたデータ数のデータ
を一度のアクノリッジに対して連続して転送する転送手
段とを備えることを特徴とするＤＭＡコントローラ。
【請求項８】システムバスに接続された主記憶とＩ／
Ｏバスに接続された入出力装置間のデータ転送を行い、
前記システムバスと前記Ｉ／Ｏバスの転送速度差を緩衝
するＦＩＦＯメモリを有するＤＭＡコントローラの制御
方法であって、前記Ｉ／Ｏバス上に設けられたＤＭＡ転送する際のＤＭ
Ａ転送要求信号、ＤＭＡ転送アクノリッジ信号、更に、
転送データ数信号をモニタするモニタ工程と、前記ＤＭＡ転送要求信号に対する一度のアクノリッジ信
号があって、前記転送データ数信号で指定されたデータ
数が指定された場合、当該指定されたデータ数のデータ
を一度のアクノリッジに対して連続して転送する転送制
御工程とを備えることを特徴とするＤＭＡコントローラ
の制御方法。