JP2014072488A - 半導体装置のレイアウト構造およびレイアウト方法 - Google Patents

Abstract

【課題】半導体装置の給電をセル毎に制御する。
【解決手段】第３の電源線２６ｃをユニットセルと共有しさらに前記第３の電源線を迂回する迂回電源線３０と制御信号に応答して前記迂回電源線を前記第３の電源線に接続するスイッチ２８とを有するスイッチセル１２と、第１の電源線２６ａを前記迂回電源線に接続する第４の電源線２６ｄを有する第１の電源分離セル１４と第２の電源線２６ｂを前記迂回電源線に接続する第５の電源線２６ｅを有する第２の電源分離セル１６とを有する。
【選択図】図２

Description

本発明は、半導体装置のレイアウト構造およびレイアウト方法に関する。

集積回路に含まれるトランジスタの閾値が低くなると、トランジスタの消費電力は小さくなり動作速度は速くなる。しかし閾値が低くなると、トランジスタのソース・ドレイン間のリーク電流は大きくなる。このため、集積回路のスタティック電力（休止中の消費電力）が大きくなる。スタティック電力は、トランジスタの微細化によっても増加する。

国際公開第２００７/０９９８４１号パンフレット

システムＬＳＩ（Large Scale Integration）等の集積回路は、ＬＳＩに電力が供給されている間常に動作し続けるブロック（例えば、制御部）と制御信号に応答して一時的に動作を止める（休止する）ブロック（例えば、多コアＣＰＵに含まれる各ＣＰＵ）とを有している。

このような集積回路では、一時的に休止するブロックと電源端子の間にパワースイッチ・マクロが設けられる。パワースイッチ・マクロはパワースイッチを有しており、このパワースイッチをオフすることで休止中のブロック（以下、休止ブロックと呼ぶ）への給電が一時的に止められる。したがって、休止中のブロックの消費電力は小さくなる。

休止ブロックを再起動するには、パワースイッチをオンにして休止ブロックへの給電を再開する。この時休止ブロックに流れる電流が急増すると、大きなノイズが発生する。そこでパワースイッチ・マクロには、パワースイッチを制御して徐々に電流を増加させる電源制御回路が設けられる。このためパワースイッチ・マクロは、大型化しやすい。

システムＬＳＩを形成する各ブロックは、多数のセルを有している。各ブロックに含まれる全てのセルが同時に動作することは稀であり殆どの場合、一部のセルが動作している間、残りのセルは休止している。上記のようにブロックごと給電を止める方法では、休止中のセルだけ給電を止めることは困難である。

すなわち、休止ブロックへの給電をブロックごと止める方法には種々の問題がある。

上記の問題を解決するために、本構造の一観点によれば、一端に配置されたセル接地線と他端に配置されたセル電源線と前記セル接地線および前記セル電源線に接続された回路とをそれぞれ有しかつ前記セル接地線と前記セル電源線によって第１の接地線と前記第１の接地線に平行な第２の接地線と前記第１の接地線と前記第２の接地線の間に配置された第１の電源線と前記第１の接地線の延長線上に配置された第３の接地線と前記第２の接地線の延長線上に配置された第４の接地線と前記第１の電源線の延長線上で前記第３の接地線と前記第４の接地線の間に配置された第２の電源線とを形成するように配置された複数のユニットセルと、前記第１の接地線と前記第３の接地線とを結ぶ線上に配置された第５の接地線と前記第１の電源線と前記第２の電源線を結ぶ線上に配置された第３の電源線と前記第３の電源線と前記第５の接地線とに接続された回路とを有するユニットセルと、前記第３の電源線を前記ユニットセルと共有しさらに前記第２の接地線と前記第４の接地線を結ぶ線上に配置された第６の接地線と前記第３の電源線を迂回する迂回電源線と制御信号に応答して前記迂回電源線を前記第３の電源線に接続するスイッチとを有するスイッチセルと、前記第１の接地線を前記第５の接地線に接続する第７の接地線と前記第２の接地線を前記第６の接地線に接続する第８の接地線と前記第１の電源線を前記迂回電源線に接続する第４の電源線とを有する第１の電源分離セルと、前記第３の接地線を前記第５の接地線に接続する第９の接地線と前記第４の接地線を前記第６の接地線に接続する第１０の接地線と前記第２の電源線を前記迂回電源線に接続する第５の電源線とを有する第２の電源分離セルとを有する半導体装置のレイアウト構造が提供される。

開示のレイアウト構造によれば、半導体装置の給電をセル毎に制御することができる。

実施の形態１のレイアウト構造を有する半導体装置のフロアプランの一例である。 図２は、実施の形態１のレイアウト構造の平面図である。 図３は、実施の形態１のレイアウト方法を実行するレイアウト装置の構成図である。 図４は、配置されたセルパターンにより形成されるレイアウト構造の一例を示している。 図５は、取得されるユニットセルのメタル層（第１のレイヤー）を示す図である。 図６は、給電をブロック毎に制御する半導体装置のフロアプランである。 図７は、ブロック毎に給電を制御する半導体装置のレイアウト構造である。 図８は、ユニットセルのセルパターンの一例である。 図９は、スイッチセルのセルパターンの一例である。 図１０は、スイッチセルの回路図である。 図１１は、第１の電源分離セルのセルパターンの一例である。 図１２は、第２の電源分離セルのセルパターンの一例である。 図１３は、実施の形態２のレイアウト構造の平面図である。 図１４は、図１３のXIV-XIV線に沿った断面のうち迂回電源線近傍の断面を示す図である。 図１５は、スイッチセルのセルパターンの一例である。 図１６は、スイッチセルのセルパターンの一例である。 図１７は、第１の電源分離セルのセルパターンの一例である。 図１８は、第１の電源分離セルのセルパターンの一例である。 図１９は、実施の形態３のレイアウト構造の平面図である。 図２０は、配線の近傍の断面図である。 図２１は、第１のｎ型ウェルに形成されるトランジスタのバックゲート電位を説明する図である。 図２２は、実施の形態１における第３の電源線の近傍の断面図である。 図２３は、実施の形態１のｎウェルに形成されるトランジスタのバックゲート電位を説明する図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。

（実施の形態１）
（１）構造
図１は、実施の形態１のレイアウト構造２ａを含む半導体装置４のフロアプランの一例である。図２は、実施の形態１のレイアウト構造２ａの平面図である。

図１に示すように、レイアウト構造２ａは、例えば電源がＯＮ／ＯＦＦされないブロック６に含まれる。図１の半導体装置４はブロック６を一つ含むが、半導体装置４は複数のブロックを含んでもよい。またレイアウト構造２ａは、電源がＯＮ／ＯＦＦされるブロックに含まれてもよい。

図２に示すように、レイアウト構造２ａは、複数のユニットセル８（以下、通常セルと呼ぶ）と、別のユニットセル１０（以下、パワーゲーティング・セルと呼ぶ）とを有する。レイアウト構造２ａはさらに、スイッチセル１２と、第１の電源分離セル１４と、第２の電源分離セル１６とを有する。図２には各セルのセル枠（半導体基板上におけるセルの外縁）１５が、破線により示されている。

図２に示すように、通常セル８はそれぞれ、一端に配置されたセル接地線１８と、他端に配置されたセル電源線２０と、セル接地線１８とセル電源線２０とに接続された基本的な回路２２とを有する。基本的な回路２２は例えば、バッファ回路、フリップフロップ回路、インバータ回路、NAND回路、AND回路、OR回路、およびXOR回路等である。通常セル８はセル電源線２０とセル接地線１８により、電力が供給される。

複数の通常セル８の一部８ａは、それぞれのセル接地線１８とセル電源線２０により、第１の接地線２４ａと第２の接地線２４ｂと第１の電源線２６ａとが形成されるように配置されている。

第２の接地線２４ｂは、第１の接地線２４ａに沿って伸びる接地線である。具体的には例えば第２の接地線２４ｂは、第１接地線に平行な接地線である。第１の電源線２６ａは、第１の接地線２４ａと第２の接地線２４ｂの間に配置された電源線である。

複数の通常セル８の残り８ｂは、それぞれのセル接地線１８とセル電源線２０により、第３の接地線２４ｃと第４の接地線２４ｄと第２の電源線２６ｂとが形成されるように配置されている。

第３の接地線２４ｃは、第１の接地線２４ａの延長線上に配置された接地線である。第４の接地線２４ｄは、第２の接地線２４ｂの延長線上に配置された接地線である。第２の電源線２６ｂは、第１の電源線２６ａの延長線上で第３の接地線２４ｃと第４の接地線２４ｄの間に配置された電源線である。

パワーゲーティング・セル１０は、第５の接地線２４ｅと、第３の電源線２６ｃと、基本的な回路２２（バッファ回路、フリップフロップ回路、インバータ回路、NAND回路、AND回路、OR回路、XOR回路など）とを有する。

第５の接地線２４ｅは、第１の接地線２４ａと第３の接地線２４ｃとを結ぶ線上に配置された接地線である。第３の電源線２６ｃは、第１の電源線２６ａと第２の電源線２６ｂとを結ぶ線上に配置された電源線である。パワーゲーティング・セル１０の回路２２は第３の電源線２６ｃと第５の接地線２４ｅとに接続され、電力を供給される。

スイッチセル１２は、第６の接地線２４ｆと、迂回電源線３０と、スイッチ２８とを有する。スイッチセル１２はさらに、第３の電源線２６ｃをパワーゲーティング・セル１０と共有する。

第６の接地線２４ｆは、第２の接地線２４ｂと第４の接地線２４ｄとを結ぶ線上に配置された接地線である。迂回電源線３０は第３の電源線２６ｃと第６の接地線２４ｆの間に配置され、第３の電源線２６ｃに沿って伸びて第３の電源線２６ｃを迂回する電源線である。

スイッチ２８は、半導体装置４に含まれる制御部（図示せず）が生成する制御信号に応答して、迂回電源線３０を第３の電源線２６ｃに（電気的に）接続するパワースイッチである。スイッチセル１２は、例えばソースが迂回電源線３０に接続され、ドレインが第３の電源線２６ｃに接続され、ゲートに制御信号が供給されるpチャネルMOS-FET（Metal Oxide Semiconductor Field Effect Transistor）である。

第１の電源分離セル１４は、第７の接地線２４ｇと、第８の接地線２４ｈと、第４の電源線２６ｄとを有する。

第７の接地線２４ｇは、第１の接地線２４ａを第５の接地線２４ｅに接続する接地線である。第８の接地線２４ｈは、第２の接地線２４ｂを第６の接地線２４ｆに接続する接地線である。第４の電源線２６ｄは、第１の電源線２６ａを迂回電源線３０に接続する電源線である。

第２の電源分離セル１６は、第９の接地線２４ｉと、第１０の接地線と２４ｊと、第５の電源線２６ｅとを有する。

第９の接地線２４ｉは、第３の接地線２４ｃを第５の接地線２４ｅに接続する接地線である。第１０の接地線２４ｊは、第４の接地線２４ｄを第６の接地線２４ｆに接続する接地線である。第５の電源線２６ｅは、第２の電源線２６ｂを迂回電源線３０に接続する電源線である。第１〜第１０の接地線２４ａ〜２４ｊと第１〜第５の電源線２６ａ〜２６ｅと迂回電源線３０は導電性の配線であり、共通の層間絶縁膜に形成される。

（２）レイアウト方法
―レイアウト装置―
図３は、実施の形態１のレイアウト方法を実行するレイアウト装置３２の構成図である。図３のレイアウト装置３２は、例えばコンピュータである。

レイアウト装置３２は、図１の半導体装置４に対応するフォトマスクのパターン（以下、マスクパターンと呼ぶ）を生成する。

レイアウト装置３２は、例えばＣＰＵ（Central Processing Unit）３４と、ＲＯＭ（Read Only Memory）３６と、ＲＡＭ（Random Access Memory）３８と、ハードディスクを有するＨＤＤ（Hard Disk Drive）４０とを有している。さらにレイアウト装置３２は、バス４２と、入力装置４４と、表示装置４６とを有する。

入力装置４４は、外部からデータを取り込む装置である。出力装置４６は、外部にデータを出力する装置である。

ＣＰＵ３４はＨＤＤ４０を制御するとともに、ＨＤＤ４０に記録されたプログラムをＲＡＭ３８にロードし、ロードされたプログラムを実行する。すなわちＨＤＤ４０は、コンピュータにより読取可能な記録媒体である。

ＲＯＭ３６には、ＣＰＵ３４が実行する基本的なプログラム等が記録されている。ＲＡＭ３８には、プログラム以外にも、ＣＰＵ３４がプログラムを実行する際の途中データが一時的に記録される。

ＨＤＤ４０には、セルライブラリ４８と、ネットリスト５０と、配置配線プログラム（P&R (Place and Route) ツール）５２が記録されている。ネットリスト５０は、半導体装置４を形成するセルやマクロセルの接続情報である。配置配線プログラム５２はＣＰＵ４６に、ネットリスト５０に基づいて配置配線処理を実行させるプログラムである。

セルライブラリ４８には、ＣＰＵ４６により配置配線されるセルパターンが登録されている。セルライブラリ４８には少なくても、複数のユニットセル（通常セル８およびパワーゲーティング・セル１０）とスイッチセル１２と第１の電源分離セル１４と第２の電源分離セル１６に対応するセルパターンが登録されている。

セルライブラリ４８に登録されるユニットセルは例えば、バッファ回路、フリップフロップ回路、インバータ回路、NAND回路、AND回路、OR回路、XOR回路などである。セルライブラリ４８には、マクロセルが登録されてもよい。

具体的にはセルライブラリ４８には、複数のセルパターンそれぞれのデータがGDS II（Graphic Design System II）フォーマットまたはOASIS(Open Artwork System Interchange Standard)フォーマットにより記録されている。

すなわちセルライブラリ４８にはセルパターンごとに、セルパターンの各レイヤーに含まれる基本的な図形を表す図形情報と当該レイヤーの識別情報とを有するデータ（例えば、レコード）が記録されている。なおレイヤーはフォトマスクのパターンであり、「層」とも呼ばれる。

多角形を表す図形情報は、例えば頂点座標である。２点間を結ぶパスを表す図形情報は、例えばパスの中心線の座標（始点座標および終点座標）とパスの幅である。

ＣＰＵ３４は、セルライブラリ４８にアクセスしてユニットセル等に対応するセルパターンを取得し、取得したセルパターンの各レイヤーを配置平面に配置する。

図４は、配置されたセルパターンにより形成されるレイアウト構造の一例を示している。図４中の実線は、メタル層の構造を示している。破線は、他のレイヤーに対応する部分（例えば、回路２２）やセル枠１５を示している。

―第１のセルパターン（通常セル）の取得―
ＣＰＵ３４は、セルライブラリ４８にアクセスして、複数のユニットセルに対応する第１のセルパターンを取得する。第１のセルパターンは、図２を参照して説明した通常セル８に対応するパターンである。

図４に示すように通常セル８はそれぞれ、所定の高さと、一端に配置されたセル接地線１８と、他端に配置されたセル電源線２０と、セル接地線１８とセル電源線２０に接続された回路２２とを有する。セル接地線１８は以下、第１のセル接地線と呼ばれる。セル電源線２０は以下、第１のセル電源線と呼ばれる。

図５は、通常セル８の第１のメタル層（第１のレイヤー）５４ａを示す図である。第１のメタル層５４ａは、図５に示すように、第１のセル接地線１８に対応するパターン２１８と第１のセル電源線２０に対応するパターン２２０とを有する。

図５には、一端６２と他端６４とを有する矩形のセル枠１５が破線で示されている。セルの高さＨとは、第１のセル接地線１８に沿って伸びる一端６２と他端６４の距離である。他のセルについても、同様である。

―第２のセルパターン（パワーゲーティング・セル）の取得―
ＣＰＵ３４は、セルライブラリ４８にアクセスして、ユニットセルに対応する第２のセルパターンを取得する。第２のセルパターンは、図２を参照して説明したパワーゲーティング・セル１０に対応するパターンである。

図４に示すようにパワーゲーティング・セル１０は、上記所定の高さＨと、一端に配置された第２のセル接地線１８ｂと、他端に配置された第２のセル電源線２０ｂと、第２のセル接地線１８ｂおよび第２のセル電源線２０ｂに接続された回路２２とを有する。

第２のセルパターンは、第２のセル接地線１８ｂに対応するパターンと第２の電源線２０ｂに対応するパターンを含むメタル層（第１のレイヤー５４ａに対応するレイヤー）を有する。

―第３のセルパターン（スイッチセル）の取得―
ＣＰＵ３４は、セルライブラリ４８にアクセスして、スイッチセル１２に対応する第３のセルパターンを取得する。第３のセルパターンは、図２を参照して説明したスイッチセル１２である。

図４に示すようにスイッチセル１２は、上記所定の高さＨと、一端に配置された第３のセル接地線１８ｃと、他端に配置された第３のセル電源線２０ｃと、第３のセル電源線２０ｃに沿って伸びるセル迂回電源線６６とを有する。スイッチセル１２はさらに、制御信号に応答してセル迂回電源線６６を第３の電源線２０ｃに接続するスイッチ２８とを有する。

第３のセルパターンは、第３のセル接地線１８ｃに対応するパターンと、第３のセル電源線２０ｃに対応するパターンと、セル迂回電源線６６に対応するパターンとをメタル層（第１のレイヤ５４ａに対応するレイヤー）に有する。

―第４のセルパターン（第１の電源分離セル）の取得―
ＣＰＵ３４は、セルライブラリ４８にアクセスして、第１の電源分離セル１４に対応する第４のセルパターンを取得する。第４のセルパターンは、図２を参照して説明した第１の電源分離セル１４に対応するパターンである。

図４に示すように第１の電源分離セル１４は、上記所定の高さＨの２倍の高さと、一端に配置された第４のセル接地線１８ｄと、他端に配置された第５のセル接地線１８ｅとを有する。第１の電源分離セル１４はさらに、平面視において第４のセル接地線１８ｄと第５のセル接地線１８ｅの間に配置された第４のセル電源線２０ｄを有する。

図４に示すように、第４のセル電源線２０ｄの第１の端部６８ａは、第４のセル接地線１８ｄと第５のセル接地線１８ｅに挟まれた第１の辺（左辺）の中心に位置する。第４のセル電源線２０ｄの第２の端部６８ｂは、平面視において第１の辺に対向する第２の辺（右辺）のうちセル迂回電源線６６の一端に対応する位置に配置される。

第４のセルパターンは、第４のセル接地線１８ｄに対応するパターンと、第５のセル接地線１８ｅに対応するパターンと、第４のセル電源線２０ｄに対応するパターンとを含むメタル層（第１のレイヤー５４ａに対応するレイヤー）とを有する。

―第５のセルパターン（第２の電源分離セル）の取得―
ＣＰＵ３４は、セルライブラリ４８にアクセスして、第２の電源分離セル１６に対応する第５のセルパターンを取得する。第５のセルパターンは、図２を参照して説明した第２の電源分離セル１６に対応するパターンである。

図４に示すように第２の電源分離セル１６は、所定の高さＨの２倍の高さと、一端に配置された第６のセル接地線１８ｆと、他端に配置された第７のセル接地線１８ｇとを有する。第２の電源分離セル１６はさらに、平面視において第６のセル接地線１８ｆと第７の接地線１８ｇの間に配置された第５のセル電源線２０ｅとを有する。

図４に示すように、第５のセル電源線２０ｅの第３の端部６８ｃは第６のセル接地線１８ｆと第７のセル接地線１８ｇに挟まれた第３の辺（右辺）の中心に位置する。第５のセル電源線２０ｅの第４の端部６８ｄは、平面視において第３の辺に対向する第４の辺（左辺）のうちセル迂回電源線６６の他端に対応する位置に配置される。

第５のセルパターンは、第６のセル接地線１８ｆに対応するパターンと、第７のセル接地線１８ｇに対応するパターンと、第５のセル電源線２０ｅに対応するパターンとを含むメタル層（第１のレイヤー５４ａに対応するレイヤー）とを有する。

―第６のセルパターンの取得―
半導体装置４が第１〜５のセルパターンとは異なる第６のセルパターンを含む場合、ＣＰＵ３４は第６のセルパターンを所得する。第１〜６のセルパターンは、レイヤー毎に取得されてもよいし、セルパターンごと取得されてもよい。

―セルパターンの配置―
ＣＰＵ３４は、取得したセルパターンそれぞれに含まれ各レイヤー（例えば、メタル層）を、対応するレイヤー同士（例えば、メタル層同士）が共通の配置平面に含まれるように配置する。

この時ＣＰＵ３４は、図４に示すように、複数の通常セル８の第１のセル電源線２０に対応するパターンが互いに重なって第１の電源線２６ａに対応するパターンと第２の電源線２６ｂに対応するパターンを形成するように、第１のセルパターンをダブルバック配置する。

さらにＣＰＵ３４は、パワーゲーティング・セル１０の第２のセル電源線２０ｂに対応するパターンとスイッチセル１２の第３のセル電源線２０ｃに対応するパターンが重なって第３の電源線２６ｃに対応するパターンを形成するように、第２のセルパターンと第３のセルパターンをダブルバック配置する。

さらにＣＰＵ３４は、第１乃至第３の電源線２６ａ,２６ｂ,２６ｃに対応するパターンと第１の電源分離セル１４の第４のセル電源線２０ｄに対応するパターンと第２の電源分離セル１６の第５のセル電源線２０ｅに対応するパターンが一列に接続されるように第１〜５のセルパターンを配置する。

―配線パターンの配置―
その後ＣＰＵ３４は、配置されたセルパターンの入出力端子を接続する配線パターン（図示せず）を配置する。この時、半導体装置４の制御部（図示せず）に対応するパターンとスイッチセル１２のパターンとを接続する配線パターンも配置される。これらの配線パターンは、第１のセル接地線１８に対応するパターン等が配置される配置平面に配置されてもよいし、別の配置平面に配置されてもよい。

―レイアウト構造の形成―
ＣＰＵ３４は配置されたセルパターンおよび配線パターン（マスクパターン）のデータを、GDS IIフォーマットまたはOASISフォーマットで出力する。これにより、半導体装置４のレイアウトは終了する。

出力されたデータを用いてフォトマスクが製造され、このフォトマスクによりレイアウト構造２ａを含む半導体装置４が形成される。

（３）動作
パワーゲーティング・セル１０は、休止期間を有する回路である。例えばパワーゲーティング・セル１０は、長い信号線に設けられた大出力バッファ回路である。或いはパワーゲーティング・セル１０は、休止期間を有する高速回路である。

パワーゲーティング・セル１０の信号処理が止まると、制御部（ＣＰＵなど）は、制御信号（例えば、ディスエーブル信号）をスイッチセル１２に送信する。するとスイッチセル１２は、スイッチ２８を開く。これにより、パワーゲーティング・セル１０への給電が止まる。

上記制御部は、パワーゲーティング・セル１０が信号処理を開始する前に、別の制御信号（例えば、イネーブル信号）をスイッチセル１２に送信する。するとスイッチセル１２は、スイッチ２８を閉じる。これによりパワーゲーティング・セル１０への給電が再開され、パワーゲーティング・セル１０は信号処理可能な状態になる。

すなわち実施の形態１のレイアウト構造２ａによれば、パワーゲーティング・セル１０への給電がセル毎に制御される。

図６は、給電をブロック毎に制御する半導体装置７０のフロアプランである。

半導体装置（例えば、システムＬＳＩ）７０は、電源がＬＳＩに供給されている間常に動作し続けるブロック７２（以下、定電源ブロックと呼ぶ）と、一時的に動作を止めるブロック７４（以下、パワーゲーティング・ブロックと呼ぶ）とを有する。

半導体装置７０はさらに、パワーゲーティング・ブロック７４と電源端子（図示せず）の間に設けられたパワースイッチ・マクロ７６を有する。パワースイッチ・マクロ７６は、パワースイッチを含む回路である。

定電源ブロック７２は、例えば半導体装置７０の動作を制御する制御部である。パワーゲーティング・ブロック７４は、例えば多コアＣＰＵの各ＣＰＵである（この場合、各ＣＰＵを形成するパワーゲーティング・ブロック７４が複数設けられる。パワースイッチ・マクロ７６も複数設けられる）。

パワースイッチ・マクロ７６は、そのパワースイッチをオフすることで休止中のパワーゲーティング・ブロック７４への給電を止める。これにより、パワーゲーティング・ブロック７４のスタティック電力は小さくする。

パワースイッチ・マクロ７６は、休止中のパワーゲーティング・ブロック７４が信号処理を再開する前に、そのパワースイッチをオンする。するとパワーゲーティング・ブロック７４への給電が開始され、パワーゲーティング・ブロック７４は信号処理可能な状態になる。

この時パワーゲーティング・ブロック７４に流れる電流が急増すると、大きなノイズが発生する。そこでパワースイッチ・マクロ７６には、パワースイッチを制御して徐々に電流を増加させる電源制御回路が設けられる。このためパワースイッチ・マクロ７６は、大型化しやすい。

定電源ブロック７２およびパワーゲーティング・ブロック７４は、多数のセルにより形成されている。これらのブロックはブロック全体としては動作していても、一部のセルは一時的に動作を止めていることがある。上記のようにブロックごと給電を止める方法では、休止中のセルへの給電だけを止めて消費電力を抑制することは困難である。

これらの問題は、給電をセル毎に制御することで解決される。

個々のセルに流れる電流は少ないので、給電開始時に個々のセルで発生するノイズは小さい。したがってセル毎に給電を制御することで、電源制御回路の省略が可能になる。

さらにセル毎に給電を制御することで、休止中のセルへの給電だけを止めることが可能になる。したがって、動作中のブロックの消費電力を抑制することが可能になる。

図７は、ブロック毎に給電を制御する半導体装置７０のレイアウト構造である。図７に示すように、図６の半導体装置７０では交互に配置された接地線７８と電源線８０にセル８２の回路２２が接続される。したがって、セル８２毎に給電を制御することは困難である。

一方、実施の形態１のレイアウト構造２ａでは図２に示すように、パワーゲーティング・セル１０の電源線２６ｃは電源分離セル１４,１６により、通常セル８の電源線２６ａ,２６ｂから分離されている。したがってパワーゲーティング・セル１０への給電は、セル毎に制御可能である。故に、ブロック毎に給電を制御することで生じる上記問題は、実施の形態１によれば解決される。

（４）セルパターン
次に、第１〜５のセルパターンの具体例を示す。

―ユニットセル（第１及び２のセルパターン）―
図８は、ユニットセル（通常セル８およびパワーゲーティング・セル１０）のセルパターンの一例である。図８は、インバータのセルパターンである。

図８（ａ）には、ｎウェル層８４ａと、ｐウェル層８６ａと、ゲート層９０ａと、コンタクト層９２ａと、第１の拡散層８８ａと、第２の拡散層８９ａとが示されている。第１の拡散層８８ａは、ｎウェル内のｐ⁺拡散領域に対応している。第２の拡散層８９ａは、ｐウェル内のｎ⁺拡散領域に対応している。

図８（ｂ）には、上記コンタクト層９２ａと第１のメタル層５４ａが示されている。第１のメタル層５４ａは、セル接地線１８,１８ｂ（図４参照）に対応するパターン２１８とセル電源線２０,２０ｂ（図４参照）に対応するパターン２２０とセル内配線に対応するパターン２２２とを含んでいる。

第１のメタル層５４ａ内の各配線パターン２１８，２２０,２２２はコンタクト層９２ａにより、第１の拡散層８８ａまたは第２の拡散層８９ａまたはゲート層９０ａに接続される。

―スイッチセル（第３のセルパターン）―
図９は、スイッチセル１２のセルパターンの一例である。図９のスイッチセル１２を形成するスイッチは、並列接続された複数のトランジスタを有している。

図９（ａ）には、ｎウェル層８４ｂと、ｐウェル層８６ｂと、ゲート層９０ｂと、コンタクト層９２ｂと、第１の拡散層８８ｂとが示されている。第１の拡散層８８ｂは、ｎウェル内のｐ⁺拡散領域に対応している。

図９（ｂ）には、上記コンタクト層９２ｂと、第１のメタル層５４ｂ（第１のレイヤー５４ａに対応するレイヤー）が示されている。第１のメタル層５４ｂは、第３のセル接地線１８ｃ（図４参照）に対応するパターン２１８ｃと、第３のセル電源線２０ｃ（図４参照）に対応するパターン２２０ｃとを含んでいる。第１のメタル層５４ｂはさらに、セル迂回電源線６６（図４参照）に対応するパターン２６６と、セル内配線に対応するパターン２２２ｂとを含んでいる。

図１０は、スイッチセル１２の回路図である。図１０に示すように、スイッチセル１２は、第３のセル電源線２０ｃと、セル迂回電源線６６と、第３のセル電源線２０ｃとセル迂回電源線６６との間に設けられたスイッチ２８とを有している。スイッチ２８は、例えばｐチャネルMOS-FET（Metal Oxide Semiconductor Field Effect Transistor）である。ｐチャネルMOS-FETのソースＳには、セル迂回電源線６６が接続される。ｐチャネルMOS-FETのドレインＤには、第３のセル電源線２０ｃが接続される。ｐチャネルMOS-FETのゲートＧには、スイッチ２８をON/OFFする制御信号が供給される。

第１のメタル層５４ｂ内の各配線パターン２１８ｃ,２２０ｃ,２６６,２２２ｂはコンタクト層９２ｂにより、第１の拡散層８８ｂまたはゲート層９０ｂに接続される。

―第１の電源分離セル（第４のセルパターン）―
図１１は、第１の電源分離セル１４のセルパターンの一例である。

図１１（ａ）には、ｎウェル層８４ｃと、ｐウェル層８６ｃとが示されている。第１の電源分離セル１４の高さは、ユニットセル８,１０およびスイッチセル１２それぞれの高さの２倍である。したがってｎウェル層８４ｃは、第１の電源分離セル１４の両側に配置されるこれら４つのセルそれぞれのｎウェル層に接続される。ｐウェル層８６ｃについても、同様である。

図１１（ｂ）には、上記ｎウェル層８４ｃおよびｐウェル８６ｃと第１のメタル層５４ｃ（第１のレイヤー５４ａに対応するレイヤー）が示されている。第１のメタル層５４ｃは、第４のセル接地線１８ｄに対応するパターン２１８ｄと、第５のセル接地線１８ｅに対応するパターン２１８ｅと、第４のセル電源線２０ｄに対応するパターン２２０ｄとを有している。

―第２の電源分離セル（第５のセルパターン）―
図１２は、第２の電源分離セル１６のセルパターンの一例である。

図１２（ａ）には、ｎウェル層８４ｄと、ｐウェル層８６ｄとが示されている。第２の電源分離セル１６の高さは、ユニットセル８,１０の高さおよびスイッチセル１２の高さの２倍である。したがってｎウェル層８４ｄは、第２の電源分離セル１６の両側に配置されるこれら４つセルそれぞれのｎウェル層と接続される。

図１２（ｂ）には、上記ｎウェル層８４ｄと第１のメタル層５４ｄ（第１のレイヤー５４ａに対応するレイヤー）が示されている。第１のメタル層５４ｄは、第６のセル接地線１８ｆに対応するパターン２１８ｆと、第７のセル接地線１８ｇに対応するパターン２１８ｇと、第５のセル電源線２０ｅに対応するパターン２２０ｅとを有している。

図８〜１２に示されるセルパターンは一例であり、第１〜５のセルパターンは種々の形態を取りうる。例えば第４のセル電源線２０ｄに対応するパターン２２０ｄは、セル枠を斜めに横切るパターンであってもよい。第５のセル電源線２０ｅに対応するパターン２２０ｅについても、同様である。

（実施の形態２）
実施の形態２のレイアウト構造は、実施の形態１のレイアウト構造２ａに類似している。したがって、実施の形態１と共通する部分については、説明を省略または簡単にする。

（１）構造
図１３は、実施の形態２のレイアウト構造２ｂの平面図である。図１４は、図１３のXIV-XIV線に沿った断面のうち迂回電源線３０ｂ近傍の断面を示す図である。

図１３に示すように、第３の電源線２６ｃは実施の形態１のレイアウト構造２ａと同様、スイッチセル１２ｂとパワーゲーティング・セル１０により共有される。第３の電源線２６ｃは、図１４に示すように、半導体基板９７上に形成された第１の層間絶縁膜９４ａに配置される。

一方、スイッチセル１２ｂに含まれる迂回電源線３０ｂは、第１の層間絶縁膜９４ａとは異なる第２の層間絶縁膜９４ｂに配置される。第２の層間絶縁膜９４ｂは、例えば第１の層間絶縁膜９４ａ上に形成された絶縁膜である。迂回電源線３０ｂは図１４に示すように、例えば第３の電源線２６ｃの上方に配置される。

図１４に示すように、第１の電源分離セル１４ｂに含まれる第４の電源線２６ｄ２は、第１の層間絶縁膜９４ａに配置された第１のメタル層配線９６ａと、第２の層間絶縁膜９４ｂに配置された第２のメタル層配線９６ｂと、第１のメタル層配線９６ａと第２のメタル層配線９８ｂとを接続する第１のビア１００ａとを有する。

同様に、第２の電源分離セル１６ｂに含まれる第５の電源線２６ｅ２は、第１の層間絶縁膜９４ａに配置された第３にメタル層配線９６ｃと、第２の層間絶縁膜９４ｂに配置された第４のメタル層配線９６ｄと、第３にメタル層配線９６ｃと第４のメタル層配線９６ｄを接続する第２のビア１００ｂとを有する。

（２）セルパターン
通常セル８およびパワーゲーティング・セル１０に対応するセルパターンの構造は、実施の形態１で説明したユニットセルに対応するセルパターンの構造と同じである。

―スイッチセル―
図１５及び１６は、スイッチセル１２ｂのセルパターンの一例である。スイッチセル１２ｂを形成するスイッチは、並列接続された複数のトランジスタを有している。

図１５（ａ）にはｎウェル層８４ｂと、ｐウェル層８６ｂと、ゲート層９０ｂと、コンタクト層９２ｂと、第１の拡散層８８ｂとが示されている。

図１５（ｂ）には、第１の層間絶縁膜９４ａに形成される第１の第１のメタル層５４ｂ２（第１のレイヤー５４ａに対応するレイヤー）と上記コンタクト層９２ｂとが示されている。

第１の第１のメタル層５４ｂ２は、第３のセル接地線１８ｃ（図１３参照）に対応するパターン２１８ｃと、第３のセル電源線２０ｃ（図１３参照）に対応するパターン２２０ｃと、セル内配線に対応するパターン２２２ｂ２とを含んでいる。パターン２２２ｂ２のうちパターン２２０ｃから突出する部分は、第１拡散層８８ｂ（図１５参照）の上に配置される。

図１６には、上記コンタクト層９２ｂと第２の層間絶縁膜９４ｂに形成される第２のメタル層５５ａ（第２のレイヤー）とが示されている。第２のメタル層５５ａは、セル迂回電源線６６ｂ（図１３参照）に対応するパターン３６６ｂと、セル内配線に対応するパターン３２２ｂとを含んでいる。セル内配線に対応するパターン３２２ｂは、第１拡散層８８ｂの上側に配置される。

コンタクト層９２ｂのうちパターン３２２ｂの下側の部分により、第１の層間絶縁膜９４ａと第２の層間絶縁膜９４ｂを貫通するコンタクトホールが形成される。コンタクト層９２ｂの他の部分により、第１の層間絶縁膜９４ａを貫通するコンタクトホールが形成される。したがってコンタクト層９２ｂのうちパターン３２２ｂの下側の部分と他の部分は、別々のレイヤーに形成されることが好ましい。

―第１の電源分離セル―
図１７及び１８は、第１の電源分離セル１４ｂ（図１３参照）のセルパターンの一例である。

図１７（ａ）には、ｎウェル層８４ｃとｐウェル層８６ｃとが示されている。

図１７（ｂ）には、第１の層間絶縁膜９４ａに形成される第１の第１のメタル層５４ｃ２（第１のレイヤー５４ａに対応するレイヤー）と、第２の層間絶縁膜９４ｂに形成される第１のビア１００ａに対応する第１のビア層４００ａとが示されている。図１７（ｂ）には、上記ｎウェル層８４ｃおよび上記ｐウェル８６ｃも示されている。

第１のメタル層５４ｃ２は、第４のセル接地線１８ｄ（図１３参照）に対応するパターン２１８ｄと、第５のセル接地線１８ｅに対応するパターン２１８ｅと、第１のメタル層配線９６ａ（図１４参照）に対応するパターン２９６ａとを有している。

図１８には、第２の層間絶縁膜９４ｂに形成される第２のメタル層５５ｂ（第２のレイヤー５５ａに対応するレイヤー）と上記ビア層４００ａとが示されている。第２のメタル層５５ｂは、第２の配線部９６ｂ（図１４参照）に対応するパターン２９６ｂを有している。

―第２の電源分離セル―
第２の電源分離セル１６ｂのセルパターンは、第１の電源分離セル１４ｂのセルパターンに類似している。第２の電源分離セル１６ｂのセルパターンは、図１６及び１７に示す各セルパターンを紙面に対して左右を反転したパターンである。

実施の形態２によれば実施の形態１と同様、パワーゲーティング・セル１０への給電をセル毎に制御することが可能になる。

（実施の形態３）
実施の形態３のレイアウト構造は、実施の形態１のレイアウト構造２ａに類似している。したがって、実施の形態１と共通する部分については、説明を省略または簡単にする。

（１）構造
図１９は、実施の形態３のレイアウト構造２ｃの平面図である。図１９には、各セルが有する回路は示されていない。

レイアウト構造２ｃは、実施の形態１のレイアウト構造２ａと同様、通常セル８と、パワーゲーティング・セル１０と、スイッチセル１２と、第１の電源分離セル１４ｃと、第２の電源分離セル１６ｃとを有する。

図１９に示すようにレイアウト構造２ｃは、ｐ型（第１導電型）のウェル１０６と、平面視において第３の電源線２６ｃを含みｐ型ウェル１０６に囲まれたｎ型（第２導電型）の第１ウェル１０８ａを有している。

レイアウト構造２ｃはさらに、平面視において第１の電源線２６ａが重なるｎ型の第２ウェル１０８ｂを有する。レイアウト構造２ｃはさらに、平面視において第２の電源線２６ｂが重なるｎ型の第３ウェル１０８ｃを有する。

図１９に示すように第１の電源分離セル１４ｃは、実施の形態１の第１の電源分離セル１４（図２参照）に類似している。しかし第１の電源分離セル１４ｃは、第３の電源線２６ｃをｎ型の第１ウェル１０８ａに接続する配線１０４を有している。配線１０４は例えば、ｎ型の第１ウェル１０８ａに設けられたｎ⁺領域１１０に接続される。

図１９に示すように、第２の電源分離セル１６ｃは、第１の電源分離セル１４ｃの左右を紙面に対して反転した構造を有している。

図２０は、配線１０４の近傍の断面図である。図２０に示すように配線１０４は、第３の電源線２６ｃに接続されたメタル層配線１１２と、メタル層配線１１２をｎ⁺領域１１０に接続するコンタクト１１４とを有する。

図２１は、第１のｎ型ウェル１０８ａに形成されるトランジスタ１１６ａのバックゲート電位を説明する図である。Ｖ_ＤＤは、電源電位である。ＧＮＤは、接地電位である。

トランジスタ１１６ａが形成されるｎ型の第１ウェル１０８ａは図１９に示すように、他のｎ型ウェル（第２ウェル１０８ｂおよび第３ウェル１０８ｃ）から分離されている。さらにｎ型の第１ウェル１０８ａは、スイッチ２８（図２１参照）を介して迂回電源線３０に接続されている。したがってスイッチ２８が開くと、ｎ型の第１ウェル１０８ａは電源電位Ｖ_ＤＤから分離される。このためソースＳとドレインＤの間のリーク電流（サブスレッショルド・リーク電流）だけでなく、第１ウェル１０８ａとドレインＤの間のリーク電流（接合リーク電流）も抑制される。

図２２は、実施の形態１における第３の電源線２６ｃ（図２参照）の近傍の断面図である。図２２に示すように第３の電源線２６ｃは、ｎウェル１０８から分離されている。

図２３は、実施の形態１のｎウェル１０８に形成されるトランジスタ１１６ｂのバックゲート電位を説明する図である。

図２３に示すようにｎウェル１０８は、第１の電源線２６ａ（または、第２の電源線２６ｂ）に接続される。したがってｎウェル１０８には、常に電源電位Ｖ_ＤＤが供給される。したがってスイッチ２８が開いても、ｎウェル１０８とドレインＤの間のリーク電流（接合リーク電流）は流れ続ける。

一方、図２１を参照して説明したように実施の形態３によれば、このような接合リーク電流は抑制される。したがって実施の形態３によればさらに、休止中のセルの消費電力が減少する。

図１９に示す例では、第１の電源分離セル１４ｃおよび第２の電源分離セル１６ｃの双方に、第２導電型ウェル１０８ａに第３の電源線２６ｃを接続する配線１０４が設けられる。しかし第１の電源分離セル１４ｃおよび第２の電源分離セル１６ｃの一方だけに、第２導電型ウェル１０８ａに第３の電源線２６ｃを接続する配線１０４が設けられてもよい。

以上の例では図２等に示すように、通常セル８等が紙面の横方向に配置されたセル列が縦方向に２列設けられる。しかし上記セル列は、３列以上配置されてもよい。

また以上の例では、第１導電型はｐ型であり、第２導電型はｎ型である。しかし、第１導電型がｎ型であり第２導電型がｐ型であってもよい。

以上の実施の形態１〜３に関し、更に以下の付記を開示する。

（付記１）
一端に配置されたセル接地線と他端に配置されたセル電源線と前記セル接地線および前記セル電源線に接続された回路とをそれぞれ有し、かつ、前記セル接地線と前記セル電源線によって、第１の接地線と、前記第１の接地線に平行な第２の接地線と、前記第１の接地線と前記第２の接地線の間に配置された第１の電源線と、前記第１の接地線の延長線上に配置された第３の接地線と、前記第２の接地線の延長線上に配置された第４の接地線と、前記第１の電源線の延長線上で前記第３の接地線と前記第４の接地線の間に配置された第２の電源線とを形成するように配置された複数のユニットセルと、
前記第１の接地線と前記第３の接地線とを結ぶ線上に配置された第５の接地線と、前記第１の電源線と前記第２の電源線を結ぶ線上に配置された第３の電源線と、前記第３の電源線と前記第５の接地線とに接続された回路とを有するユニットセルと、
前記第３の電源線を前記ユニットセルと共有しさらに、前記第２の接地線と前記第４の接地線を結ぶ線上に配置された第６の接地線と、前記第３の電源線を迂回する迂回電源線と、制御信号に応答して前記迂回電源線を前記第３の電源線に接続するスイッチとを有するスイッチセルと、
前記第１の接地線を前記第５の接地線に接続する第７の接地線と、前記第２の接地線を前記第６の接地線に接続する第８の接地線と、前記第１の電源線を前記迂回電源線に接続する第４の電源線とを有する第１の電源分離セルと、
前記第３の接地線を前記第５の接地線に接続する第９の接地線と、前記第４の接地線を前記第６の接地線に接続する第１０の接地線と、前記第２の電源線を前記迂回電源線に接続する第５の電源線とを有する第２の電源分離セルとを
有する半導体装置のレイアウト構造。

（付記２）
付記１に記載の半導体装置において、
前記迂回電源線は、前記第３の電源線と前記第６の接地線の間に配置されることを
特徴とする半導体装置のレイアウト構造。

（付記３）
付記１に記載の半導体装置において、
前記迂回電源線は、前記第３の電源線が配置された層間絶縁膜とは異なる層間絶縁膜に配置されていることを
特徴とする半導体装置のレイアウト構造。

（付記４）
付記１乃至３のいずれか１項に記載のレイアウト構造において、さらに、
平面視において前記第３の電源線を含み、第１導電型のウェルに囲まれた第２導電型のウェルと、
前記第２導電型のウェルに前記第３の電源線を接続する配線とを有することを
特徴とする半導体装置のレイアウト構造。

（付記５）
付記４に記載のレイアウト構造において、
前記配線は、前記第１の電源分離セルおよび前記第２の電源分離セルのいずれか一方または双方に配置されることを
特徴とする半導体装置のレイアウト構造。

（付記６）
付記１乃至５のいずれか１項に記載のレイアウト構造において、前記第１の電源分離セルおよび前記第２の電源分離セルは、平面視において、前記各ユニットセルおよび前記スイッチセルの２倍の高さを有することを
特徴とする半導体装置のレイアウト構造。

（付記７）
所定の高さと、一端に配置された第１のセル接地線と、他端に配置された第１のセル電源線と、前記第１のセル接地線および前記第１のセル電源線に接続された回路とを有するユニットセルに対応する複数の第１のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第２のセル接地線と、他端に配置された第２のセル電源線と、前記第２のセル接地線と前記第２のセル電源線に接続された回路とを有するユニットセルに対応する第２のセルパターンを取得する工程と、
前記所定の高さと、一端に配置された第３のセル接地線と、他端に配置された第３のセル電源線と、前記第３のセル電源線を迂回するセル迂回電源線と、制御信号に応答して前記セル迂回電源線を前記第３のセル電源線に接続するスイッチとを有するスイッチセルに対応する第３のセルパターンを取得する工程と、
前記所定の高さの２倍の高さと、一端に配置された第４のセル接地線と、他端に配置された第５のセル接地線と、平面視において前記第４のセル接地線と前記第５のセル接地線の間に配置された第４のセル電源線とを有し、前記第４のセル電源線の第１の端部は前記第４のセル接地線と前記第５のセル接地線に挟まれた第１の辺の中心に位置し、前記第４のセル電源線の第２の端部は平面視において前記第１の辺に対向する第２の辺のうち前記セル迂回電源線の一端に対応する位置に配置された第１の電源分離セルに対応する第４のセルパターンを取得する工程と、
前記所定の高さの２倍の高さと、一端に配置された第６のセル接地線と、他端に配置された第７のセル接地線と、平面視において前記第６のセル接地線と前記第７のセル接地線の間に配置された第５のセル電源線とを有し、前記第５のセル電源線の第３の端部は前記第６のセル接地線と前記第７のセル接地線に挟まれた第３の辺の中心に位置し、前記第５のセル電源線の第４の端部は平面視において前記第３の辺に対向する第４の辺のうち前記セル迂回電源線の他端に対応する位置に配置された第２の電源分離セルに対応する第５のセルパターンを取得する工程と、
前記複数のユニットセルの前記第１のセル電源線に対応するパターンが互いに重なって第１の電源線に対応するパターンと第２の電源線に対応するパターンを形成し、前記ユニットセルの前記第２のセル電源線に対応するパターンと前記スイッチセルの前記第３のセル電源線に対応するパターンが重なって第３の電源線に対応するパターンを形成し、前記第１乃至第３の電源線に対応するパターンと前記第１の電源分離セルの前記第４のセル電源線に対応するパターンと前記第２の電源分離セルの前記第５のセル電源線に対応するパターンが接続されるように取得した前記第１乃至第５のセルパターンを配置する工程とを
有する半導体装置のレイアウト方法。

２・・・レイアウト構造
８・・・複数のユニットセル（通常セル）
１０・・・ユニットセル（パワーゲーティング・セル）
１２・・・スイッチセル
１４・・・第１の電源分離セル
１６・・・第２の電源分離セル
１８・・・セル接地線、１８ｂ・・・第２のセル接地線
１８ｃ・・・第３のセル接地線、１８ｄ・・・第４のセル接地線
１８ｅ・・・第５のセル接地線、１８ｆ・・・第６のセル接地線
１８ｇ・・・第７のセル接地線
２０・・・セル電源線、２０ｂ・・・第２のセル電源線
２０ｃ・・・第３のセル電源線、２０ｄ・・・第４のセル電源線
２０ｅ・・・第５のセル電源線
２２・・・回路
２４ａ・・・第１の接地線、２４ｂ・・・第２の接地線、２４ｃ・・・第３の接地線
２４ｄ・・・第４の接地線、２４ｅ・・・第５の接地線、２４ｆ・・第６の接地線
２４ｇ・・第７の接地線、２４ｈ・・第８の接地線、２４ｉ・・第９の接地線
２４ｊ・・第１０の接地線
２６ａ・・・第１の電源線、２６ｂ・・・第２の電源線、２６ｃ・・・第３の電源線
２６ｄ・・・第４の電源線、２６ｅ・・・第５の電源線
２８・・・スイッチ
３０・・・迂回電源線
８４・・・ｎウェル層
８６・・・ｐウェル層
１０４・・・配線
１０６・・・ｐ型ウェル
１０８ａ・・・ｎ型ウェル

Claims (6)

1. 一端に配置されたセル接地線と他端に配置されたセル電源線と前記セル接地線および前記セル電源線に接続された回路とをそれぞれ有し、かつ、前記セル接地線と前記セル電源線によって、第１の接地線と、前記第１の接地線に平行な第２の接地線と、前記第１の接地線と前記第２の接地線の間に配置された第１の電源線と、前記第１の接地線の延長線上に配置された第３の接地線と、前記第２の接地線の延長線上に配置された第４の接地線と、前記第１の電源線の延長線上で前記第３の接地線と前記第４の接地線の間に配置された第２の電源線とを形成するように配置された複数のユニットセルと、
   前記第１の接地線と前記第３の接地線とを結ぶ線上に配置された第５の接地線と、前記第１の電源線と前記第２の電源線を結ぶ線上に配置された第３の電源線と、前記第３の電源線と前記第５の接地線とに接続された回路とを有するユニットセルと、
   前記第３の電源線を前記ユニットセルと共有しさらに、前記第２の接地線と前記第４の接地線を結ぶ線上に配置された第６の接地線と、前記第３の電源線を迂回する迂回電源線と、制御信号に応答して前記迂回電源線を前記第３の電源線に接続するスイッチとを有するスイッチセルと、
   前記第１の接地線を前記第５の接地線に接続する第７の接地線と、前記第２の接地線を前記第６の接地線に接続する第８の接地線と、前記第１の電源線を前記迂回電源線に接続する第４の電源線とを有する第１の電源分離セルと、
   前記第３の接地線を前記第５の接地線に接続する第９の接地線と、前記第４の接地線を前記第６の接地線に接続する第１０の接地線と、前記第２の電源線を前記迂回電源線に接続する第５の電源線とを有する第２の電源分離セルとを
   有する半導体装置のレイアウト構造。
2. 請求項１に記載の半導体装置において、
   前記迂回電源線は、前記第３の電源線と前記第６の接地線の間に配置されることを
   特徴とする半導体装置のレイアウト構造。
3. 請求項１に記載の半導体装置において、
   前記迂回電源線は、前記第３の電源線が配置された層間絶縁膜とは異なる層間絶縁膜に配置されていることを
   特徴とする半導体装置のレイアウト構造。
4. 請求項１乃至３のいずれか１項に記載のレイアウト構造において、さらに、
   平面視において前記第３の電源線を含み、第１導電型のウェルに囲まれた第２導電型のウェルと、
   前記第２導電型のウェルに前記第３の電源線を接続する配線とを有することを
   特徴とする半導体装置のレイアウト構造。
5. 請求項１乃至４のいずれか１項に記載のレイアウト構造において、前記第１の電源分離セルおよび前記第２の電源分離セルは、平面視において、前記各ユニットセルおよび前記スイッチセルの２倍の高さを有することを
   特徴とする半導体装置のレイアウト構造。
6. 所定の高さと、一端に配置された第１のセル接地線と、他端に配置された第１のセル電源線と、前記第１のセル接地線および前記第１のセル電源線に接続された回路とを有するユニットセルに対応する複数の第１のセルパターンを取得する工程と、
   前記所定の高さと、一端に配置された第２のセル接地線と、他端に配置された第２のセル電源線と、前記第２のセル接地線と前記第２のセル電源線に接続された回路とを有するユニットセルに対応する第２のセルパターンを取得する工程と、
   前記所定の高さと、一端に配置された第３のセル接地線と、他端に配置された第３のセル電源線と、前記第３のセル電源線を迂回するセル迂回電源線と、制御信号に応答して前記セル迂回電源線を前記第３のセル電源線に接続するスイッチとを有するスイッチセルに対応する第３のセルパターンを取得する工程と、
   前記所定の高さの２倍の高さと、一端に配置された第４のセル接地線と、他端に配置された第５のセル接地線と、平面視において前記第４のセル接地線と前記第５のセル接地線の間に配置された第４のセル電源線とを有し、前記第４のセル電源線の第１の端部は前記第４のセル接地線と前記第５のセル接地線に挟まれた第１の辺の中心に位置し、前記第４のセル電源線の第２の端部は平面視において前記第１の辺に対向する第２の辺のうち前記セル迂回電源線の一端に対応する位置に配置された第１の電源分離セルに対応する第４のセルパターンを取得する工程と、
   前記所定の高さの２倍の高さと、一端に配置された第６のセル接地線と、他端に配置された第７のセル接地線と、平面視において前記第６のセル接地線と前記第７のセル接地線の間に配置された第５のセル電源線とを有し、前記第５のセル電源線の第３の端部は前記第６のセル接地線と前記第７のセル接地線に挟まれた第３の辺の中心に位置し、前記第５のセル電源線の第４の端部は平面視において前記第３の辺に対向する第４の辺のうち前記セル迂回電源線の他端に対応する位置に配置された第２の電源分離セルに対応する第５のセルパターンを取得する工程と、
   前記複数のユニットセルの前記第１のセル電源線に対応するパターンが互いに重なって第１の電源線に対応するパターンと第２の電源線に対応するパターンを形成し、前記ユニットセルの前記第２のセル電源線に対応するパターンと前記スイッチセルの前記第３のセル電源線に対応するパターンが重なって第３の電源線に対応するパターンを形成し、前記第１乃至第３の電源線に対応するパターンと前記第１の電源分離セルの前記第４のセル電源線に対応するパターンと前記第２の電源分離セルの前記第５のセル電源線に対応するパターンが接続されるように取得した前記第１乃至第５のセルパターンを配置する工程とを
   有する半導体装置のレイアウト方法。

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