JP2014067810A - 磁気メモリ - Google Patents
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Abstract
【解決手段】実施形態に係わる磁気メモリは、第1の方向に、記憶層10、トンネルバリア層11及び参照層12の順番で配置される積層構造を備え、第1の方向に交差する第2の方向に並ぶ複数の磁気抵抗素子MTJと、第2の方向に延び、複数の磁気抵抗素子MTJに共通に接続される導電線18と、複数の磁気抵抗素子MTJの記憶層10をそれぞれ取り囲む絶縁層17と、複数の磁気抵抗素子MTJの第2の方向の端部に隣接して配置されるシフト補正層13とを備える。そして、第3の方向に並ぶ2つのシフト補正層13は、互いに分断される。また、参照層12の磁化方向とシフト補正層13の磁化方向は、同じである。
【選択図】図4
Description
以下の実施例は、垂直磁化を持ち、かつ、記憶層のRHカーブのシフトをシフト補正層(Shift correction layer)により補正する磁気抵抗素子を対象とする。そこで、まず、そのような磁気抵抗素子とシフト補正層について説明する。
2.−1. セル構造
図3は、磁気メモリを示している。
2.−2.−1. 構造
図4は、図3の領域Xの構造を示している。また、図5は、図4の構造の平面図、図6は、図5のVI−VI線に沿う断面図、図7は、図5のVII−VII線に沿う断面図である。
図4乃至図7の構造内の各要素の材料例について説明する。
次に、第1の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
以上、第1の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。
2.−3.−1. 構造
図11は、図3の領域Xの構造を示している。図12は、図11のXII−XII線に沿う断面図、図13は、図11のXIII−XIII線に沿う断面図である。
材料例については、第1の実施例と同じであるため、ここでの説明を省略する。
シフト補正層の突出幅についても、第1の実施例と同じ議論が成り立つため、ここでの説明を省略する。
以上、第2の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。第2の実施例でも、磁気抵抗素子MTJとビット線の上下関係に関し、両者を逆にしてもよい。
2.−4.−1. 構造
図14は、図3の領域Xの構造を示している。図15は、図14のXV−XV線に沿う断面図、図16は、図14のXVI−XVI線に沿う断面図である。
中間層14は、Ru、Irなどの非磁性金属を備える。第1及び第2の保護層17a,17bは、例えば、SiO2、Si-N、SiON、Al-O、MgOなどの絶縁材料を備える。下部電極16及び上部電極19は、例えば、Ta,W,Nb,Mo、Ti、TiN、WN、Cu、CuNなどの金属もしくは導電性材料を備える。
次に、第3の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
Ms-ref=(|Hmax-shift|/|Hmax-ref|)×Ms-shift
により近似される。
第3の実施例は、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12及びシフト補正層13が共有化されることにある。
以上、第3の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。第3の実施例でも、磁気抵抗素子MTJとビット線の上下関係に関し、両者を逆にしてもよい。
上述の第1乃至第3の実施例に係わるデバイス構造は、一般的な磁気メモリの製造方法を採用することにより容易に製造可能である。
上述の第1乃至第3の実施例に係わる磁気メモリは、例えば、スピントランスファ方式を利用するスピン注入磁気ランダムアクセスメモリ(MRAM)に適用可能である。
実施形態によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正可能な磁気メモリを実現できる。
Claims (10)
- 垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が第1の方向にこの順番で積層される第1の磁気抵抗素子と、
前記第1の方向に交差する方向に前記記憶層に対して並んで設けられ、垂直かつ不変の磁化を持つ第1のシフト補正層とを具備し、
前記参照層の磁化方向と前記第1のシフト補正層の磁化方向は、同じであり、
前記第1のシフト補正層は、前記記憶層の前記トンネルバリア層側とは反対側の表面よりも、前記トンネルバリア層側とは反対側に突出する
磁気メモリ。 - 垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が前記第1の方向にこの順番で積層される第2の磁気抵抗素子と、
前記第1の方向に直交する方向に前記第2の磁気抵抗素子の前記記憶層に対して並んで設けられ、垂直かつ不変の磁化を持つ第2のシフト補正層と、
前記第1の磁気抵抗素子に接続され、前記第1の方向に交差する第2の方向に延びる第1の導電線と、
前記第2の磁気抵抗素子に接続され、前記第2の方向に延びる第2の導電線とをさらに具備し、
前記第2の磁気抵抗素子の前記参照層の磁化方向と前記第2のシフト補正層の磁化方向は、同じであり、
前記第1及び第2の導電線は、前記第1及び第2の方向に交差する第3の方向に並び、
前記第1及び第2のシフト補正層は、互いに分断される
請求項1に記載の磁気メモリ。 - 前記第1のシフト補正層の前記第3の方向の幅は、前記第1の磁気抵抗素子の前記第3の方向の幅と実質的に同じ、又は、それ以上であり、
前記第2のシフト補正層の前記第3の方向の幅は、前記第2の磁気抵抗素子の前記第3の方向の幅と実質的に同じ、又は、それ以上である
請求項2に記載の磁気メモリ。 - 前記第1の導電線は、前記第1の磁気抵抗素子の前記参照層、及び、前記第1のシフト補正層に接続され、
前記第2の導電線は、前記第2の磁気抵抗素子の前記参照層、及び、前記第2のシフト補正層に接続される
請求項2に記載の磁気メモリ。 - 垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、及び、垂直かつ不変の磁化を持つ参照層を備え、これらの層が前記第1の方向にこの順番で積層される第3の磁気抵抗素子をさらに具備し、
前記第1及び第3の磁気抵抗素子の前記参照層は、互いに結合された状態で前記第2の方向に延び、かつ、前記第1の導電線に接続される
請求項2に記載の磁気メモリ。 - 垂直かつ可変の磁化を持つ記憶層、トンネルバリア層、垂直かつ不変の磁化を持つ参照層、及び、垂直かつ不変の磁化を持つシフト補正層を備え、これらの層が第1の方向にこの順番で積層される第1及び第2の磁気抵抗素子を具備し、
前記参照層の磁化方向と前記シフト補正層の磁化方向は、逆であり、
前記第1及び第2の磁気抵抗素子は、前記第1の方向に交差する第2の方向に並び、
前記第1及び第2の磁気抵抗素子の前記参照層は、互いに結合された状態で前記第2の方向に延び、
前記第1及び第2の磁気抵抗素子の前記シフト補正層は、互いに結合された状態で前記第2の方向に延びる
磁気メモリ。 - 前記記憶層の前記第1及び第2の方向に交差する第3の方向の幅は、前記参照層の前記第3の方向の幅より狭い請求項6に記載の磁気メモリ。
- 前記参照層の前記第3の方向の幅は、前記シフト補正層の前記第3の方向の幅より狭い請求項7に記載の磁気メモリ。
- 前記第2の方向に延び、前記第1及び第2の磁気抵抗素子の前記シフト補正層に共通に接続される導電線をさらに具備する請求項6に記載の磁気メモリ。
- 半導体基板と、
前記半導体基板上のトランジスタと、
前記第1の磁気抵抗素子上の上部電極と、
前記トランジスタ及び前記上部電極を接続する接続ビアとをさらに具備し、
前記第1の磁気抵抗素子は、前記トランジスタの上方に配置され、
前記第1の磁気抵抗素子の前記記憶層は、前記第1の磁気抵抗素子の前記参照層上に配置される
請求項6に記載の磁気メモリ。
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