JP2014063861A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】工程を省略した製造効率の高い半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。第１熱膨張係数を有するベース基体と、ベース基体の上に設けられ第１格子定数を有する中間結晶層と、マスク層と、を含む基板部を用意する。中間結晶層は、第１、第２領域と、それらの間の中間領域と、を含む主面を有する。マスク層は、中間領域の上に設けられる。第１熱膨張係数よりも大きい第２熱膨張係数と、第１格子定数よりも大きい第２格子定数と、を有する半導体結晶を含む第１、第２下層を第１、第２領域の上に成長させる。第１、第２下層の上から半導体結晶を含む第１、第２上層をマスク層の上に延在するように成長させて、マスク層の上で第１、第２上層を互いに接触させる。温度を下げ、マスク層の上の第１、第２上層の境界で第１、第２上層を互いに離間させる。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

ＬＤ(Laser Diode）やＬＥＤ（Light Emitting Diode)、ＨＥＭＴ（High electron mobility transistor）などの窒化物半導体を用いた半導体装置がある。これらの半導体装置において、結晶成長から実装までの製造工程を短縮し、コストを低減することが求められている。

特開２００４−３３６０４０号公報

本発明の実施形態は、工程を省略した製造効率の高い半導体装置の製造方法を提供する。

本発明の実施形態によれば、半導体装置の製造方法が提供される。前記製造方法は、第１熱膨張係数を有するベース基体と、前記ベース基体の上に設けられ第１格子定数を有する中間結晶層と、第１マスク層と、を含む基板部であって、前記中間結晶層は、第１領域と、前記ベース基体から前記中間結晶層に向かう積層方向に対して垂直な第１方向において前記第１領域と離隔した第２領域と、前記第１領域と前記第２領域との間に設けられた第１中間領域と、を含む主面を有し、前記第１マスク層は、前記第１中間領域の上に設けられている、基板部を用意することを含む。前記製造方法は、前記第１熱膨張係数よりも大きい第２熱膨張係数と、前記第１格子定数よりも大きい第２格子定数と、を有する半導体結晶を含む第１下層を第１温度で前記第１領域の上に成長させ、前記半導体結晶を含む第２下層を前記第１温度で前記第２領域の上に成長させる第１成長を実施することを含む。前記製造方法は、第２温度で、前記第１下層の上から前記半導体結晶を含む第１上層を前記第１マスク層の上に延在するように成長させつつ、前記第２下層の上から前記半導体結晶を含む第２上層を前記第１マスク層の上に延在するように成長させて、前記第１マスク層の上で前記第１上層と前記第２上層とを互い接触させて前記第１上層及び前記第２上層で前記第１マスク層を覆う第２成長を実施することを含む。前記製造方法は、前記基板部、前記第１下層、前記第２下層、前記第１上層及び前記第２上層の温度を、前記第１温度及び前記第２温度よりも低い第３温度に下げて、前記第１マスク層の上で前記接触した前記第１上層と前記第２上層との第１境界で、前記第１上層と前記第２上層とを互いに離間させる降温処理を実施することを含む。

第１の実施形態に係る半導体層の製造方法を示すフローチャート図である。 図２（ａ）〜図２（ｆ）は、第１の実施形態に係る半導体装置の製造方法を示す工程順模式的断面図である。 第１の実施形態に係る半導体装置の製造方法を示す模式的平面図である。 図４（ａ）〜図４（ｆ）は、窒化物半導体の特性を示す光学顕微鏡写真像である。 半導体装置の製造方法に関する特性を示すグラフ図である。 第１の実施形態に係る半導体装置の製造方法を示す電子顕微鏡写真像である。 半導体装置の製造方法を示す電子顕微鏡写真像である。 第１の実施形態に係る半導体装置の製造方法を示す模式的断面図である。 第１の実施形態に係る半導体装置を示す模式的断面図である。 第１の実施形態に係る半導体装置を示す模式的断面図である。 第１の実施形態に係る半導体装置を示す模式的断面図である。 第２の実施形態に係る半導体装置の製造方法を示す模式的平面図である。 図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す模式的断面図である。 第２の実施形態に係る半導体装置の製造方法を示す模式的斜視図である。 第２の実施形態に係る半導体装置の製造方法を示す模式的平面図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
第１の実施形態は、半導体装置の製造方法に係る。
半導体装置は、例えば、半導体発光素子、半導体受光素子、及び、電子デバイスなどを含む。半導体発光素子は、例えば、発光ダイオード（ＬＥＤ）及びレーザダイオード（ＬＤ）などを含む。半導体受光素子は、フォトダイオード（ＰＤ）などを含む。電子デバイスは、例えば、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、電界トランジスタ（ＦＥＴ）及びショットキーバリアダイオード（ＳＢＤ）などを含む。

本実施形態は、上記の半導体装置の形成のための半導体ウェーハにも応用できる。半導体ウェーハには、例えば、半導体装置の少なくとも一部、または、半導体装置の少なくとも一部となる部分が設けられる。半導体ウェーハを製造した後に、半導体ウェーハに所定の加工を施して半導体装置が製造される。

図１は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図２（ａ）〜図２（ｆ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図３は、第１の実施形態に係る半導体装置の製造方法を例示する模式的平面図である。図２（ａ）〜図２（ｆ）は、図３のＡ１−Ａ２線断面に相当する断面図である。
図１に表したように、本実施形態に係る半導体装置の製造方法は、基板部を用意し（ステップＳ１０５）、第１成長を実施し（ステップＳ１１０）、第２成長を実施し（ステップＳ１２０）、降温処理を実施する（ステップＳ１３０）。

図２（ａ）に表したように、例えば、ベース基体５の上に、中間結晶層４０が設けられている。この例では、中間結晶層４０は、ＡｌＮ層４５と、ＡｌＧａＮ層４６と、を含む。ＡｌＧａＮ層４６は、ＡｌＮ層４５の上に設けられる。ＡｌＧａＮ層４６には、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１＜１）層が用いられる。この例では、中間結晶層４０は、ＧａＮ層４７をさらに含む。ＧａＮ層４７は、ＡｌＧａＮ層４６の上に設けられる。

中間結晶層４０は、主面４０ａ（上面）を有している。ベース基体５から中間結晶層４０に向かう積層方向を、例えばＺ軸方向とする。

ベース基体５は、第１熱膨張係数を有する。中間結晶層４０は、第１格子定数を有する。図２（ｂ）以降の図では、図を見易くするために、ＡｌＮ層４５、ＡｌＧａＮ層４６及びＧａＮ層４７は、描かない。

図２（ｂ）に表したように、中間結晶層４０の主面４０ａの上の一部にマスク層４１（第１マスク層４１）が設けられる。例えば、主面４０ａは、第１領域Ｒ１と、第２領域Ｒ２と、第１中間領域Ｍ１と、を含む。第２領域Ｒ２は、積層方向に対して垂直な第１方向において第１領域Ｒ１と離隔する。第１方向は、例えば、Ｘ軸方向である。第１中間領域Ｍ１は、第１領域Ｒ１と第２領域Ｒ２との間に設けられる。

第１領域Ｒ１の第１方向の幅は、第１幅ｗｒ１である。第２領域Ｒ２の第１方向の幅は、第２幅ｗｒ２である。第１中間領域Ｍ１の第１方向の幅は、第１中間幅ｗｍ１である。例えば、第１中間幅ｗｍ１は、第１幅ｗｒ１よりも小さく、第２幅ｗｒ２よりも小さい。

図３に表したように、第１領域Ｒ１は、例えば、Ｙ軸方向に延在する帯状である。第２領域Ｒ２は、Ｙ軸方向に延在する帯状である。Ｙ軸方向は、Ｚ軸方向及びＸ軸方向に対して垂直である。実施形態において、第１領域Ｒ１のパターン形状及び第２領域Ｒ２のパターン形状は任意である。

図２（ｂ）及び図３に表したように、第１マスク層４１ａは、第１中間領域Ｍ１の上に設けられている。第１マスク層４１ａは、例えば、中間結晶層４０の主面４０ａの上に開口部を有するマスクを配置し、このマスクを介して、例えば、気相（例えば蒸着）で形成できる。マスク層４１（第１マスク層４１ａ）は、例えば金属酸化物を含む。例えば、マスク層４１（第１マスク層４１ａ）には、シリコン酸化物が用いられる。

上記のように、ステップＳ１０５では、ベース基体５と中間結晶層４０と第１マスク層４１ａとを含む基板部５ｕを用意する。

図２（ｃ）に表したように、ステップＳ１１０では、第１下層５１ｌを第１領域Ｒ１の上に成長させ、第２下層５２ｌを第２領域Ｒ２の上に成長させる。これらの成長は、第１温度で行われる。第１温度は、例えば５００℃以上１３００℃以下である。

第１下層５１ｌは、第１領域Ｒ１の中間結晶層４０の上に成長される。第２下層５１ｌは、第２領域Ｒ２の中間結晶層４０の上に成長される。

第１下層５１ｌ及び第２下層５２ｌは、第２熱膨張係数と第２格子定数とを有する。第２熱膨張係数は、ベース基体５の第１熱膨張係数よりも大きい。第２格子定数は、中間結晶層４０の第１格子定数よりも大きい。

例えば、ベース基体５には、例えば、シリコン基板が用いられる。一方、半導体結晶には、例えば、窒化物半導体が用いられる。窒化物半導体の熱膨張係数は、シリコンの熱膨張係数よりも大きい。例えば、ベース基体５は、（１１１）面または（１００）面の方位を有する。

中間結晶層４０にも、窒化物半導体が用いられる。中間結晶層４０の組成は、第１下層５１ｌ及び第１下層５２ｌに用いられる半導体結晶の組成とは、異なる。すなわち、中間結晶層４０は、第１窒化物半導体を含み、半導体結晶は、第２窒化物半導体を含む。

例えば、中間結晶層４０は、上記のように、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１≦１）層（ＡｌＮ層４５及びＡｌＧａＮ層４６の少なくともいずれか）を含む。半導体結晶は、Ａｌ_ｘ２Ｇａ_１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ１）層を含む。ｘ１は、例えば、０．０５以上０．０９以下である。ｘ２は、例えば、０．０５未満である。

中間結晶層４０は、例えば、ＡｌＮ層４５を含む。半導体結晶（第１下層５１ｌ及び第２下層５２ｌ）は、例えばＧａＮ層を含む。

図２（ｄ）に表したように、ステップＳ１２０では、第１下層５１ｌの上から第１上層５１ｕを第１マスク層４１ａの上に延在するように成長させつつ、第２下層５２ｌの上から第２上層５２ｕを第１マスク層４１ａの上に延在するように成長させる。第１上層５１ｕの成長、及び、第２上層５２ｕの成長は、第２温度で行われる。第２温度は、第１温度と同じでも良く、異なっても良い。第２温度は、例えば５００℃以上１３００℃以下である。

第１上層５１ｕの成長、及び、第２上層５２ｕの成長は、例えば、第１上層５１ｕ及び第２上層５２ｕを横方向成長させることを含む。横方向成長においては、Ｚ軸方向の成長速度よりも、Ｚ軸方向に交差する方向（横方向）の成長速度が高い。例えば、第２温度が第１温度よりも高いことが好ましい。これにより、横方向成長が促進される。

図２（ｅ）に表したように、第１上層５１ｕ及び第２上層５２ｕの成長を続けると、第１マスク層４１ａの上で、第１上層５１ｕと第２上層５２ｕとが接触する。そして、第１上層５１ｕと第２上層５２ｕとが合体する。これにより、第１マスク層４１ａは、第１上層５１ｕ及び第２上層５２ｕで覆われる。第１下層５１ｌ、第２下層５２ｌ、第１上層５１ｕ及び第２上層５２ｕを、成長結晶層５０ｃと言うことにする。成長結晶層５０ｃの熱膨張係数は、第２熱膨張係数であり、ベース基体５の第１熱膨張係数よりも大きい。

このように、ステップＳ１２０では、第１マスク層４１ａの上で第１上層５１ｕと第２上層５２ｕとを互いに接触させて、第１上層５１ｕ及び第２上層５２ｕで第１マスク層４１ａを覆う。

ステップＳ１３０では、基板部５ｕ及び成長結晶層５０ｃ（第１下層５１ｌ、第２下層５２ｌ、第１上層５１ｕ及び第２上層５２ｕ）の温度を、第３温度に下げる。第３温度は、第１温度よりも低く、第２温度よりも低い。

図２（ｆ）に表したように、この降温処理により、第１マスク層４１ａの上で接触した第１上層５１ｕと第２上層５２ｕとの第１境界５５ａで、第１上層５１ｕと第２上層５２ｕとを互いに離間させる。

成長結晶層５０ｃの熱膨張係数（第２熱膨張係数）が、ベース基体５の第１熱膨張係数よりも大きいため、降温処理により、成長結晶層５０ｃの収縮の程度は、ベース基体５の収縮の程度よりも大きい。このため、成長結晶層５０ｃには、引っ張り応力が加わる。成長結晶層５０ｃにおいては、第１マスク層４１ａの上の、第１上層５１ｕと第２上層５２ｕとの第１境界５５ａにおける機械的強度は、他の部分よりも低い。このため、降温処理による発生する引っ張り応力により、第１境界５５ａに沿って、第１上層５１ｕと第２上層５２ｕとが互いに離間する。この離間は、第１上層５１ｕと第２上層５２ｕとを劈開により離間させることを含む。

実施形態においては、成長結晶層５０ｃは、成長温度（第１温度及び第２温度など）から低温の第３温度（例えば室温）に降温する過程で、分断される。

一般に行われている方法では、結晶成長の後に、成長結晶層５０ｃは、ダイシングなどにより分断する。

本実施形態によれば、ダイシング工程が省略でき、製造効率の高い半導体装置の製造方法が提供できる。ダイシング工程を行わないため、高い歩留まりが得られる。

本実施形態によれば、１つのウェーハ（ベース基体５）上に、微細なサイズを有する複数の半導体装置を簡単に形成することができる。

１つのウェーハの上に、開口部を有するマスク部を設け選択成長を行い、複数の半導体装置を形成する参考例の方法がある。この方法では、マスク部の上では結晶成長させず、マスク部の開口部から露出したウェーハの上で結晶成長させる。そして、マスク部を完全に覆うことがないように結晶を成長させる。すなわち、成長させる高温度において、複数の半導体層は互いに分断されている。この方法では、素子分離工程（ダイシングなど）を省略できる。しかしながら、この方法では、マスク部の幅が広く、１つのウェーハの上に形成できる半導体層（素子）の数が少ない。特に、素子面積が小さい場合に、ウェーハの面積に対する、合計の素子面積の比は小さくなる。

これに対して、本実施形態においては、マスク層４１の幅は小さく、成長させる高温度においては、複数の半導体層は互いに接している。そして、降温処理において、複数の半導体層が互いに分断される。本実施形態においては、マスク層４１の幅は狭い。このため、１つのウェーハの上に形成できる半導体層の数が多い。本実施形態においては、結晶成長の段階で、材料使用効率が高い。

微小な発光素子部を含む半導体装置の実現が望まれている。このような半導体装置の形成においては、高い、素子分離の制御性が求められる。本実施形態においては、結晶成長の工程において、成長基板と成長結晶層５０ｃとの熱膨張率の差により生じるクラックを利用する。本実施形態を適用するで、素子分離工程を省略でき、素子面の無駄な領域を減少できる。

微小な発光素子部を含む半導体装置は、例えば表示装置に応用できる。例えば、赤、青及び緑などの光をそれぞれ放出する複数の発光素子部を１つのウェーハ上に形成し、表示を行うことができる。

以下、本実施形態に係る半導体装置の製造方法の１つの例について、説明する。
ベース基体５として、（１１１）面のシリコン基板を用いる。シリコン基板を、Ｈ_２Ｏ_２とＨ_２ＳＯ_４との１：１の混合液で１３分間洗浄する。次に、２％のＨＦを用いて１０分間、シリコン基板を洗浄する。洗浄後、シリコン基板をＭＯＶＰＥ反応室内に導入する。

サセプタを水素雰囲気下で１１３０℃に昇温し、シリコン基板の上に、ＡｌＮ層を形成する。ＡｌＮ層４５の上に、１００ナノメートル（ｎｍ）の厚さを有するＡｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１＜１）層（ＡｌＧａＮ層４６）を形成する。Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１＜１）層の上に、３００ナノメートル（ｎｍ）の厚さを有するＧａＮ層４７を形成する。このＡｌＮ層４５と、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ（０＜ｘ１＜１）層（ＡｌＧａＮ層４６）と、ＧａＮ層４７と、が、中間結晶層４０となる。

次に、サセプタを室温まで降温し、ウェーハ（シリコン基板及び中間結晶層４０）をＭＯＶＰＥ反応室から取り出す。この時点で、中間結晶層４０には、クラック等は発生していない。

次に、ウェーハを蒸着装置に導入する。所定のマスクを用いて第１マスク層４１ａを形成する。第１マスク層４１ａの厚さは１００ｎｍであり、幅は１５００ｎｍである。第１マスク層４１ａの開口部の幅は、４０００ｎｍである。第１マスク層４１ａの延在方向は、中間結晶層４０のＧａＮ層のｍ面に実質的に平行である。すなわち、第１方向は、ｍ面に対して実質的に直交する。

次に、第１マスク層４１ａが形成されたウェーハを、Ｈ_２Ｏ_２とＨ_２ＳＯ_４との１：１の混合液で１３分間洗浄する。次に、ウェーハを２％のＨＣｌを用いて３分間、洗浄する。この後、ウェーハをＭＯＣＶＤ反応室に導入する。

サセプタを１１３０℃に昇温し、第１下層５１ｌ、第２下層５２ｌ、第１上層５１ｕ及び第２上層５２ｕとなるＧａＮ層を形成する。このＧａＮ層が、成長結晶層５０ｃに相当する。このＧａＮ層の厚さは、例えば２０００ｎｍである。

サセプタを室温まで降温する。降温の過程で熱膨張係数差に起因する引っ張り応力が成長結晶層５０ｃに作用する。成長結晶層４０ｃに、引っ張り応力によりクラックが生じる。このクラックは、第１マスク層４１の上に形成される。これにより、成長結晶層５０ｃは、所望の形状に、自然に分離される。

本実施形態によれば、成長結晶層５０ｃの分離工程（例えばダイシング工程）が省略でき、製造効率の高い半導体装置の製造方法が提供できる。

シリコン基板上にマスク層４１を設けないでＧａＮ層を成長させる場合、熱膨張係数の差により、ＧａＮ層にクラックが生じる。このクラックは、ＧａＮのｍ面に沿って生じ易いことが分かった。

一方、シリコン基板上に、帯状のマスク層４１を設け、ＧａＮ層を成長させた場合には、ＧａＮ層に生じるクラックは、マスク層４１の延在方向に沿う傾向があることが分かった。

マスク層４１の延在方向とＧａＮ層の結晶軸の方向との角度を変えた実験によると、ＧａＮ層の横方向成長の成長方向がａ軸に沿っている場合は、横方向成長し難い。例えば、横方向成長の成長方向とａ軸との間の角度の絶対値が７．５度以下の場合は、ＧａＮ層は横方向成長し難い。ＧａＮ層の横方向成長の成長方向がｍ軸に沿っている場合は、横方向成長し易い。例えば、横方向成長の成長方向とｍ軸との間の角度の絶対値が２２．５度以下の場合は、ＧａＮ層は横方向成長し易い。

本実施形態においては、第１領域Ｒ１と第２領域Ｒ２との間に設けられる第１マスク層４１ａを、第１上層５１ｕと第２上層５２ｕとで覆う。このため、横方向成長の成長方向は、第１方向に沿う。

第１上層５１ｕ及び第２上層５２ｕが、窒化物半導体である場合、第１上層５１ｕから第２上層５２ｕに向かう第１方向と、窒化物半導体のｍ軸と、の間の角度は、２２．５度以下であることが好ましい。これにより、第１上層５１ｕ及び第２上層５２ｕにより第１マスク層４１ａを覆うことが容易になる。

本実施形態においては、成長結晶層５０ｃの第２格子定数は、中間結晶層４０の第１格子定数よりも大きい。このため、成長の高温時においては、成長結晶層５０ｃには圧縮応力が印加される。このため、成長中には、成長結晶層５０ｃには、クラックが生じない。そして、成長後の降温中に、ベース基体５と成長結晶層５０ｃとの間の熱膨張係数の差により、成長結晶層５０ｃに大きな引っ張り応力が印加される。そして、この引っ張り応力により、第１上層５１ｕと第２上層５２ｕとの第１境界５５ａにおいて、成長結晶層５０ｃが、分断される。

第２格子定数が第１格子定数よりも小さいと、成長中に引っ張り応力が生じる。このため、降温中に更に引っ張り応力が加わり、第１境界５５ａの他に、第１上層５１ｕまたは第２上層５２ｕの領域にもクラックが生じる。また、成長中にクラックが発生することがあり、所望の構成が得られない。

実施形態においては、成長結晶層５０ｃの第２格子定数を、中間結晶層４０の第１格子定数よりも大きく設定することで、成長の高温時におけるクラックを抑制し、成長後の降温中に生じる引っ張り応力により、成長結晶層５０ｃを分断する。成長結晶層５０ｃとして用いられる材料の単体での格子定数Ａ２（無歪みの格子定数）の、中間結晶層４０のうちで成長結晶層５０ｃと接する部分の格子定数Ａ１に対する比（Ａ２／Ａ１）は、例えば、１００．０１％以上１０１．１４％以下が好ましい。これにより、クラックを抑制しつつ、引っ張り応力による成長結晶層５０ｃの分断が効果的に実施できる。実用的な素子サイズ及び材料を考慮すると、上記の比は、１００．０５％以上１００．５％以下がさらに好ましい。

以下、本実施形態に関し、成長結晶層５０ｃに生じる歪み（加わる応力）と、クラックの発生についての実験結果の例について説明する。この実験では、シリコン基板の上に、ＡｌＮ層４５を形成し、その上にＡｌ_０．３Ｇａ_０．７Ｎ層（ＡｌＧａＮ層４６）を形成し、その上にＧａＮ層４７を形成している。これらの層が、中間結晶層４０となる。そして、その上に、成長結晶層５０ｃとなるＧａＮ層が形成される。このＧａＮ層の厚さは、２０００ｎｍである。実験では、中間結晶層４０の条件を変え、ＧａＮ層に加わる応力を変えている。この実験では、クラックが光学顕微鏡により評価される。

図４（ａ）〜図４（ｆ）は、窒化物半導体の特性を例示する光学顕微鏡写真像である。 図４（ａ）〜図４（ｆ）は、それぞれ第１〜第６試料ＳＰ０１〜Ｓｐ０６の光学顕微鏡写真像である。

第１試料ＳＰ０１においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは２００ｎｍである。第２試料ＳＰ０２においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは１００ｎｍである。第３試料ＳＰ０３においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは５０ｎｍである。第４試料ＳＰ０４においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは２０ｎｍである。第５試料ＳＰ０５においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは５ｎｍである。第６試料ＳＰ０６においては、中間結晶層４０のＡｌ_０．３Ｇａ_０．７Ｎ層の厚さは０ｎｍである。すなわち、第６試料ＳＰ０６においては、ＡｌＮ層４５の上にＧａＮ層４７が直接形成されている。これらの中間結晶層４０の構成は一例であり、下記に示すように所望の不整合率が得られるならば、これらに限らない。

図４（ａ）に示すように、第１試料ＳＰ０１においては、クラック５６は３つの方向に延在している。平行な方向に延在する２つのクラック５６どうしの間隔は広い。

図４（ｂ）〜図４（ｆ）に示すように、第２試料ＳＰ０２から第６試料ＳＰ０６に進むにつれて、クラック５６の間隔は狭くなっている。

これらの試料に関して、クラック５６の間隔が測定される。上記のように、クラック５６の延在方向は、３つの方向である。クラック５６の間隔の値は、１つの方向に延在する、互いに平行な２つのクラック５６どうしの間隔とする。光学顕微鏡の写真内のクラック５６に関して、クラック５６の間隔の平均値が算出される。

一方、試料のＧａＮ層に加わる応力は、ラマン散乱分光により求められる。ラマン散乱分光により、得られるラマンシフトの値から、試料の格子間隔がわかる。無歪のＧａＮのラマンシフトの値は、５６７．８１９ｃｍ^−１である。この値は、ウルツ鉱構造のＧａＮのＥ_２ ^Ｈモードのラマンシフトの値である。この値からの変化量が、無歪みの結晶における格子間隔と、実際の試料の格子間隔と、の差に対応する。ラマンシフトは、格子不整合率を表し、格子歪の大きさに対応する。例えば、ラマンシフトの変化量は、ａ軸の格子不整合率に対応する。ａ軸の格子不整合率は、ラマンシフトの変化量／（１２１２．４）×１００で表される。

図５は、半導体装置の製造方法に関する特性を例示するグラフ図である。
図５は、室温におけるラマンシフトの変化量ΔＬ（ｃｍ^−１）と、クラック５６どうしの間隔ｄｃ（マイクロメートル：μｍ）と、の関係の測定結果を示している。クラック５６どうしの間隔ｄｃは、各試料の平均値である。図５には、第１試料ＳＰ０１〜第６試料ＳＰ０６に関する値が示されている。

図５から分かるように、ラマンシフトの変化量ΔＬの絶対値が小さいと、クラック５６の間隔ｄｃは大きい。ラマンシフトの変化量ΔＬの絶対値が大きいと、クラック５６の間隔ｄｃは小さい。

実施形態において、クラック５６は、複数の第１マスク層４１ａの上に生じ、第１領域Ｒ１及び第２領域Ｒ２のそれぞれにおいては、クラック５６が生じない。このために、第１領域Ｒ１の幅及び第２領域Ｒ２の幅に対応するように、クラック５６の間隔ｄｃが設定される。すなわち、第１領域Ｒ１の幅及び第２領域Ｒ２の幅に対応するように、ラマンシフトの変化量ΔＬが設定される。すなわち、第１領域Ｒ１の幅及び第２領域Ｒ２の幅に対応するように、成長結晶層５０ｃにおける格子不整合率が制御される。

例えば、素子幅が２００μｍの半導体装置を形成する場合、第１領域Ｒ２の幅及び第２領域Ｒ２の幅は、２００μｍである。このとき、図５から、ラマンシフトの変化量ΔＬの絶対値は、例えば、１．６ｃｍ^−１以上１．８ｃｍ^−１以下が好ましい。

例えば、第１領域Ｒ２の幅及び第２領域Ｒ２の幅が、１８０μｍ以上２２０μｍ以下のとき、ラマンシフトの変化量ΔＬの絶対値は、例えば、１．６ｃｍ^−１以上１．８ｃｍ^−１以下が好ましい。

図５から、ラマンシフトの変化量ΔＬ（ｃｍ^−１）と、クラック５６どうしの間隔ｄｃ（ｍｍ）と、の関係は、以下の式で表される

ΔＬ＝１．５８・ｄｃ−２

このため、実施形態において、ラマンシフトの変化量ΔＬ（ｃｍ^−１）は、第１領域Ｒ１の第１方向の幅を第１幅ｗｒ１（ミリメートル：ｍｍ）としたとき、（１．５８・ｗｒ１−２）と実質的に等しいことが好ましい。例えば、ΔＬ／（１．５８・ｗｒ１−２）は、０．８以上１．２以下が好ましい。

図６は、第１の実施形態に係る半導体装置の製造方法を例示する電子顕微鏡写真像である。
図６は、第１マスク層４１ａの幅が、１．５μｍであり、複数の第１マスク層４１ａどうしの間隔が１．９μｍであるときの試料の断面ＳＥＭ（Scanning Electron Microscope）像である。第１マスク層４１ａの幅は、第１方向の幅であり、第１中間幅ｗｍ１に対応する。複数の第１マスク層４１ａどうしの間隔は、第１領域Ｒ１の第１幅ｗｒ１及び第２領域の第２幅ｗｒ２に対応する。成長結晶層５０ｃであるＧＡＮ層の厚さは、４．３μｍである。

図６から分かるように、ＧａＮ層の厚さｔ１が約１．７μｍのときに、ＧａＮ層により、第１マスク層４１ａが覆われている。成長結晶層５０ｃの上面は平坦化されている。

図７は、半導体装置の製造方法を例示する電子顕微鏡写真像である。
図７は、第１マスク層４１ａの幅（第１中間幅ｗｍ１）が、９．５μｍであり、複数の第１マスク層４１ａどうしの間隔（第１幅ｗｒ１及び第２幅ｗｒ２）が２．５μｍであるときの試料の断面ＳＥＭ像である。成長結晶層５０ｃであるＧＡＮ層の厚さは、９．１μｍである。図７の試料において、ＧａＮ層の成長時間は、図６に例示したＧａＮ層の成長時間と同じである。

図７から分かるように、この試料では、第１マスク層４１ａは、成長結晶層５０ｃに覆われない。成長結晶層５０ｃは、ピラミッド状であり、成長結晶層５０ｃの上面は平坦化されていない。第１マスク層４１ａの幅（第１中間幅ｗｍ１）が、過度に大きいと、第１マスク層４１ａを成長結晶層５０ｃで覆うことが困難になる。

実用的な素子を考慮すると、成長結晶層５０ｃの厚さは、例えば、２μｍ以上５μｍ以下である。このため、第１マスク層４１ａの幅（第１中間幅ｗｍ１）は、約９μｍ以下であることが好ましい。第１マスク層４１ａの幅（第１中間幅ｗｍ１）は、望ましくは、５μｍ以下である。第１マスク層４１ａの幅（第１中間幅ｗｍ１）は、望ましくは、２μｍ以下である。

第１領域Ｒ１の第１方向の第１幅ｗｒ１、及び、第２領域Ｒ１の第１方向の第２幅ｗｒ２は、製造する半導体装置のサイズに依存する。実用的な観点から、第１幅ｗｒ１及び第２幅ｗｒ２は、１００μｍ以上３０００μｍ以下であることが好ましい。

図８は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図８に表したように、成長結晶層５０ｃの上（第１上層５１ｕ及び第２上層５２ｕの上）に、機能層７０をさらに形成しても良い。この機能層７０も、第１上層５１ｕと第２上層５２ｕとの分離の際に、一緒に分割される。

このように、本製造方法において、第２成長（ステップＳ１２０）は、第１上層５１ｕ及び第２上層５２ｕの上に機能層７０（窒化物半導体結晶層）をさらに成長させることを含むことができる。

このとき、離間（降温処理であるステップＳ１３０）は、第１上層５１ｕの上に形成されている機能層７０（窒化物半導体結晶層）の第１部分７０ａと、第２上層５２ｕの上に形成されている機能層７０（窒化物半導体結晶層）の第２部分７０ｂと、を第１境界５５ａに沿って互いに離間させることを含む。

図９は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図９に表したように、機能層７０（窒化物半導体結晶層）は、例えば、第１導電形の第１半導体層１０と、第１半導体層１０の上に設けられた発光層３０と、発光層３０の上に設けられ第２導電形の第２半導体層２０と、を含むことができる。半導体装置は、半導体発光素子である。

発光層３０は、複数の障壁層３１と、複数の障壁層３１の間に設けられた井戸層３２と、を含む。井戸層３２の数は、１つでも良く、複数でも良い。すなわち、発光層３０は、ＳＱＷ（Single-Quantum Well）構造、または、ＭＱＷ（Multi-Quantum Well）構造を有することができる。

障壁層３１のバンドギャップエネルギーは、井戸層３２のバンドギャップエネルギーよりも大きい。井戸層３２には、例えば、ＩｎＧａＮが用いられる。障壁層３１には、ＧａＮが用いられる。障壁層３１にＩｎＧａＮが用いられる場合は、障壁層３１におけるＩｎ組成比は、井戸層３２におけるＩｎ組成比よりも小さい。発光層３０から放出される光のピーク波長は、例えば２００ｎｍ以上１３００ｎｍ以下である。

実施形態において、成長結晶層５０ｃが、第１半導体層１０、発光層３０及び第２半導体層２０の少なくとも一部を含んでも良い。

図１０は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図１０に表したように、第１上層５１ｕは、第１導電形の第１半導体層１０ａと、第１半導体層１０ａの上に設けられた第１発光層３０ａと、第１発光層３０ａの上に設けられ第２導電形の第２半導体層２０ａと、を含む。

そして、第２上層５２ｕは、第１導電形の第３半導体層１０ｂと、第３半導体層１０ｂの上に設けられた第２発光層３０ｂと、第２発光層３０ｂの上に設けられ第２導電形の第４半導体層２０ｂと、を含む。

第１発光層３０ａ及び第２発光層３０ｂのそれぞれが、複数の障壁層３１と、複数の障壁層３１の間に設けられた井戸層３２と、を含む。

機能層７０は、例えば、ＦＥＴ構造を有していても良い。
図１１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図１４に表したように、本実施形態に係る半導体装置においては、機能層７０として、ｎ形半導体層７１と、上側半導体層７２と、が設けられる。さらに、ソース電極７３、ドレイン電極７４、及び、ゲート電極７５が設けられる。

ｎ形半導体層７１は、成長結晶層５０ｃの上に設けられる。上側半導体層７２は、ｎ形半導体層７１の上に設けられる。上側半導体層７２のバンドギャップエネルギーは、ｎ形半導体層７１のバンドギャップエネルギーよりも大きい。ｎ形半導体層７１は、チャネル層となる。上側半導体層７２は、バリア層となる。

ｎ形半導体層７１は、例えば、不純物を含まないアンドープのＡｌ_αＧａ_１−αＮ（０≦α≦１）を含む。上側半導体層７２は、例えばアンドープまたはｎ形のＡｌ_βＧａ_１−βＮ（０≦β≦１、α＜β）を含む。例えば、ｎ形半導体層７１にはアンドープのＧａＮ層が用いられる。上側半導体層７２には、アンドープまたはｎ形のＡｌＧａＮ層が用いられる。

上側半導体層７２の上に、ソース電極７３、ドレイン電極７４、及び、ゲート電極７５が設けられる。ドレイン電極７４は、ソース電極７３と離間している。ソース電極７３及びドレイン電極７４は、上側半導体層７２の表面とオーミック接触をしている。ソース電極７３とドレイン電極７４との間に、ゲート電極７５が設けられる。ゲート電極７５は、上側半導体層７２の表面とショットキー接触をしている。

上側半導体層７２の格子定数は、ｎ形半導体層７１の格子定数よりも小さい。これにより、上側半導体層７２に歪みが生じる。ピエゾ効果により、上側半導体層７２内にピエゾ分極が生じる。その結果、ｎ形半導体層７１における上側半導体層７２との界面付近に２次元電子ガス７１ｇが形成される。

ゲート電極７５に印加するゲート電圧を制御することで、ゲート電極７５下の２次元電子ガス７１ｇの濃度が変化し、ソース電極７３とドレイン電極７４との間に流れる電流が制御される。半導体装置は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）である。

（第２の実施形態）
本実施形態においては、ウェーハ上の半導体装置が、２次元的に配置される。
図１２は、第２の実施形態に係る半導体装置の製造方法を例示する模式的平面図である。
図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図１３（ａ）は、図１２のＢ１−Ｂ２線断面に相当する。図１３（ｂ）は、図１２のＣ１−Ｃ２線断面に相当する。

図１２、図１３（ａ）及び図１３（ｂ）に表したように、中間結晶層４０の主面４０ａは、上記の第１領域Ｒ１、第２領域Ｒ１及び第１中間領域Ｍ１に加え、第３領域Ｒ３、第２中間領域Ｍ２、第４領域Ｒ４及び第３中間領域Ｍ３をさらに有する。

第３領域Ｒ３は、第１方向Ｄ１と非平行な第２方向Ｄ２において第１領域Ｒ１と離隔する。第２中間領域Ｍ２は、第１領域Ｒ１と第３領域Ｒ３との間に設けられる。

第４領域Ｒ４は、第３領域Ｒ３と離隔している。第４領域Ｒ４は、第１方向Ｄ１と非平行で第２方向Ｄ２と非平行な第３方向Ｄ３において第１領域Ｒ１と離隔する。第３中間領域Ｍ３は、第１領域Ｒ１と第４領域Ｒ４との間に設けられる。

第１領域Ｒ１、第２領域Ｒ１、第３領域Ｒ３及び第４領域Ｒ４のそれぞれのパターン形状は三角形である。

基板部５ｕは、第２中間領域Ｍ２の上に設けられた第２マスク層４１ｂをさらに含む。基板部５ｕは、第３中間領域Ｍ３の上に設けられた第３マスク層４１ｃをさらに含む。

図１３（ａ）に表したように、第１成長の実施は、第１温度で、上記の半導体結晶を含む第３下層５３ｌを第３領域Ｒ３の上に成長させることを含む。

第１上層５１ｕの成長は、第１上層５１ｕを第２マスク層４１ｂの上にさらに延在するように成長させることを含む。

第２成長の実施は、第２温度で、第３下層５３ｌの上から半導体結晶を含む第３上層５３ｕを第２マスク層４１ｂの上に延在するように成長させることを含む。第２成長の実施は、第２マスク層４１ｂの上で第１上層５１ｕと第３上層５３ｕとを互いに接触させて第１上層５１ｕ及び第３上層５３ｕで第２マスク層４１ｂを覆うことをさらに含む。

降温処理の実施は、第３下層５３ｌ及び第３上層５３ｕの温度を第３温度にさらに下げて、第２マスク層４１ｂの上で接触した第１上層５１ｕと第３上層５３ｕとの第２境界５５ｂで、第１上層５１ｕと第３上層５３ｕとを互いに離間させることを含む。

そして、第１成長の実施は、第１温度で、半導体結晶を含む第４下層５４ｌを第４領域Ｒ４の上に成長させることを含む。

第１上層５１ｕの成長は、第１上層５１ｕを第３マスク層４１ｃの上にさらに延在するように成長させることを含む。

第２成長の実施は、第２温度で、第４下層５４ｌの上から半導体結晶を含む第４上層５４ｕを第３マスク層４１ｃの上に延在するように成長させることを含む。第２成長の実施は、第３マスク層４１ｃの上で第１上層５１ｕと第４上層５４ｕとを互い接触させて第１上層５１ｕ及び第４上層５４ｕで第３マスク層４１ｃを覆うことをさらに含む。

降温処理の実施は、第４下層５４ｌ及び第４上層５４ｕの温度を第３温度にさらに下げて、第３マスク層４１ｃの上で接触した第１上層５１ｕと第４上層５４ｕとの第３境界５５ｃで、第１上層５１ｕと第４上層５４ｕとを互いに離間させることを含む。

本実施形態においても、工程を省略した製造効率の高い半導体装置の製造方法を提供できる。

本実施形態において、第１方向Ｄ１と第２方向Ｄ２との間の角度は、約１２０度（１１５度以上１２５度以下）である。第１方向Ｄ１と第３方向Ｄ３との間の角度は、約１２０度（１１５度以上１２５度以下）である。

第３領域Ｒ４から第４領域Ｒ４に向かう方向は、第１方向Ｄ１に対して実質的に垂直である。第３領域Ｒ４から第４領域Ｒ４に向かう方向と、第１方向Ｄ１と、の間の角度の絶対値は、８５度以上９５度以下である。

図１４は、第２の実施形態に係る半導体装置の製造方法を例示する模式的斜視図である。
図１４に表したように、中間結晶層４０の主面４０ａ上に、３つの方向に延在する３種類の帯状のマスク層４１が設けられる。マスク層４１の少なくともいずれかの延在方向は、成長結晶層５０ｃのｍ軸方向に実質的に沿っている。マスク層４１の少なくともいずれかの延在方向と、ｍ軸方向と、の間の角度の絶対値は、２２．５度以下である。

図１５は、第２の実施形態に係る半導体装置の製造方法を例示する模式的平面図である。
図１５に表したように、この場合も、中間結晶層４０の主面４０ａは、上記の第１領域Ｒ１、第２領域Ｒ１、第１中間領域Ｍ１、第３領域Ｒ３、第２中間領域Ｍ２、第４領域Ｒ４及び第３中間領域Ｍ３を有する。

第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３及び第４領域Ｒ４のそれぞれのパターン形状は六角形である。

この場合も、第１方向Ｄ１と第２方向Ｄ２との間の角度は、１１５度以上１２５度以下である。第１方向Ｄ１と第３方向Ｄ３との間の角度は、１１５度以上１２５度以下である。第３領域Ｒ３から第４領域Ｒ４に向かう方向と、第１方向Ｄ１と、の間の角度の絶対値は、８５度以上９５度以下である。

第３領域Ｒ３の位置を変えると、第１方向Ｄ１と第２方向Ｄ２との間の角度は、約６０度（５５度以上６５度以下）となる。

実施形態において、マスク層４１（第１マスク層４１ａ、第２マスク層４１ｂ及び第３マスク層４１ｃ）は、例えば帯状である。

複数のマスク層４１が設けられ、複数のマスク層４１の延在方向は、互い交差しても良い。マスク層４１は例えば格子状に設けられる。

複数のマスク層４１により形成される複数のマスク層４１どうしの間の領域（例えば第１領域Ｒ１など）のパターン形状は任意である。パターン形状は、例えば、四角形、または三角形、六角形等である。

複数のマスク層４１のそれぞれの材料は、互いに同じでも、異なっても良い。

マスク層４１は、例えば、中間結晶層４０の主面４０ａに形成される。マスク層４１の少なくとも一部は、中間結晶層４０に埋め込まれても良い。

マスク層４１は、成長結晶層５０ｃにおける横方向成長が強い方向に対して垂直方向に延在することが好ましい。例えば、成長結晶層５０ｃ（窒化物半導体層）は、（０００１）面側に成長する。この場合に、マスク層４１の延在方向は、窒化物半導体層のｍ面に沿うことが好ましい。例えば、マスク層４１の延在方向と、窒化物半導体層のｍ面と、の角度の絶対値は、２２．５°以内である。この範囲において、窒化物半導体層における横方向成長がより強く、マスク層４１を覆うことが容易になる。

成長結晶層５０ｃの厚さは、マスク層４１の厚さよりも厚い。例えば、第１上層５１ｕの厚さ及び第２上層５２ｕの厚さは、第１マスク層４１ａの厚さよりも厚い。

半導体装置に含まれるデバイス構造（例えば機能層７０）は、成長結晶層５０ｃの上に形成される。例えば、成長結晶層５０ｃにより、表面が平坦化された後に、成長結晶層５０ｃの上に機能層７０が形成される。または、デバイス構造は、成長結晶層５０ｃの中に含まれても良い。

実施形態に係る製造方法により形成された成長結晶層５０ｃ（及び機能層７０）は、例えば、ベース基体５から剥離されても良い。適宜電極が形成され半導体装置が形成できる。

実施形態によれば、窒化物半導体層の破壊や劣化が少なく良好な結晶性を保持した半導体装置が提供できる。

実施形態によれば、成長用基板とほぼ同面積の窒化物半導体層およびそのデバイス構造を、素子分離工程を経ることなく、独立素子を高い材料歩留まりで得ることができる。

実施形態において、ベース基体５には、シリコンの他に、例えば、ＳｉＯ_２（二酸化ケイ素）、サファイアなどのアルミニウム酸化物、二酸化ケイ素と酸化アルミニウムとを含む化合物、ＺｎＯ及びＺｒＯ_２など金属酸化物、ＧａＮなど窒化物、ＳｉＣ及びグラフェンなど炭化物、ＺｒＢ_２、Ｍｏなどの金属、または、Ｍｏ／Ｃｕなど金属多層積層体を用いても良い。

実施形態において、半導体層の成長には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition: ＭＯＣＶＤ）法、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、及び、ハライド気相エピタキシー法（ＨＶＰＥ）法などを用いることができる。

例えば、ＭＯＣＶＤ法またはＭＯＶＰＥ法を用いた場合では、各半導体層の形成の際の原料には、以下を用いることができる。Ｇａの原料として、例えばＴＭＧａ（トリメチルガリウム）及びＴＥＧａ（トリエチルガリウム）を用いることができる。Ｉｎの原料として、例えば、ＴＭＩｎ（トリメチルインジウム）及びＴＥＩｎ（トリエチルインジウム）などを用いることができる。Ａｌの原料として、例えば、ＴＭＡｌ（トリメチルアルミニウム）などを用いることができる。Ｎの原料として、例えば、ＮＨ_３（アンモニア）、ＭＭＨｙ（モノメチルヒドラジン）及びＤＭＨｙ（ジメチルヒドラジン）などを用いることができる。

不純物の原料には、例えば、以下を用いることができる。Ｓｉの原料ガスとして、例えば、シラン（ＳｉＨ_４）を用いることができる。Ｍｇの原料として、例えば、ビスシクロペンタジエニルマグネシウム（Ｃｐ_２Ｍｇ）を用いることができる。Ｍｎの原料として、例えば、トリカルボニルマンガン（ＭＭＴ）を用いることができる。Ｆｅの原料として、例えば、鉄カルボニル（Ｆｅ（ＣＯ）_５）、フェロセン（Ｃｐ_２Ｆｅ）を用いることができる。酸素（Ｏ）の原料として、例えば、酸素プラズマを用いることができる。

実施形態によれば、工程を省略した製造効率の高い半導体装置の製造方法が提供される。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれるベース基体、中間結晶層、マスク層、成長結晶層及び機能層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

５…ベース基体、 １０、１０ａ…第１半導体層、 １０ｂ…第３半導体層、 ２０、２０ａ…第２半導体層、 ２０ｂ…第４半導体層、 ３０…発光層、 ３０ａ…第１発光層、 ３０ｂ…第２発光層、 ３１…障壁層、 ３２…井戸層、 ４０…中間結晶層、 ４０ａ…主面、 ４１…マスク層、 ４１ａ〜４１ｃ…第１〜第３マスク層、 ４５…ＡｌＮ層、 ４６…ＡｌＧａＮ層、 ４７…ＧａＮ層、 ５０ｃ…成長結晶層、 ５１ｌ…第１下層、 ５１ｕ…第１上層、 ５２ｌ…第２下層、 ５２ｕ…第２上層、 ５３ｌ…第３下層、 ５３ｕ…第３上層、 ５４ｌ…第４下層、 ５４ｕ…第４上層、 ５５ａ〜５５ｃ…第１〜第３境界、 ５６…クラック、 ７０…機能層、 ７０ａ、７０ｂ…第１、第２部分、 ７１…ｎ形半導体層、 ７１ｇ…２次元電子ガス、 ７２…上側半導体層、 ７３…ソース電極、 ７４…ドレイン電極、 ７５…ゲート電極、 ΔＬ…ラマンシフトの変化量、 Ｄ１〜Ｄ３…第１〜第３方向、 Ｍ１〜Ｍ３…第１〜第３中間領域、 Ｒ１〜Ｒ４…第１〜第４領域、 ＳＰ０１〜ＳＰ０６…第１〜第６試料、 ｄｃ…クラックの間隔、 ｔ１…厚さ、 ｗｍ１…第１中間幅、 ｗｒ１…第１幅、 ｗｒ２…第２幅

Claims (20)

1. 第１熱膨張係数を有するベース基体と、前記ベース基体の上に設けられ第１格子定数を有する中間結晶層と、第１マスク層と、を含む基板部であって、前記中間結晶層は、第１領域と、前記ベース基体から前記中間結晶層に向かう積層方向に対して垂直な第１方向において前記第１領域と離隔した第２領域と、前記第１領域と前記第２領域との間に設けられた第１中間領域と、を含む主面を有し、前記第１マスク層は、前記第１中間領域の上に設けられている、基板部を用意し、
   前記第１熱膨張係数よりも大きい第２熱膨張係数と、前記第１格子定数よりも大きい第２格子定数と、を有する半導体結晶を含む第１下層を第１温度で前記第１領域の上に成長させ、前記半導体結晶を含む第２下層を前記第１温度で前記第２領域の上に成長させる第１成長を実施し、
   第２温度で、前記第１下層の上から前記半導体結晶を含む第１上層を前記第１マスク層の上に延在するように成長させつつ、前記第２下層の上から前記半導体結晶を含む第２上層を前記第１マスク層の上に延在するように成長させて、前記第１マスク層の上で前記第１上層と前記第２上層とを互い接触させて前記第１上層及び前記第２上層で前記第１マスク層を覆う第２成長を実施し、
   前記基板部、前記第１下層、前記第２下層、前記第１上層及び前記第２上層の温度を、前記第１温度及び前記第２温度よりも低い第３温度に下げて、前記第１マスク層の上で前記接触した前記第１上層と前記第２上層との第１境界で、前記第１上層と前記第２上層とを互いに離間させる降温処理を実施する半導体装置の製造方法。
2. 前記離間は、前記第１上層と前記第２上層とを劈開により離間させる請求項１記載の半導体装置の製造方法。
3. 前記中間結晶層は、第１窒化物半導体を含み、
   前記半導体結晶は、第２窒化物半導体を含む請求項１または２に記載の半導体装置の製造方法。
4. 前記中間結晶層は、Ａｌ_ｘ１Ｇａ_１−ｘ１Ｎ層（０＜ｘ１≦１）を含み、
   前記半導体結晶は、Ａｌ_ｘ２Ｇａ_１−ｘ２Ｎ層（０≦ｘ２＜１、ｘ２＜ｘ１）を含む請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
5. 前記中間結晶層は、ＡｌＮ層と、前記ＡｌＮ層の上に設けられたＡｌ_ｘ１Ｇａ_１−ｘ１Ｎ層（０＜ｘ１＜１）と、を含み、
   前記半導体結晶は、Ａｌ_ｘ２Ｇａ_１−ｘ２Ｎ層（０≦ｘ２＜１、ｘ２＜ｘ１）を含む請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
6. 前記ｘ１は、０．０５以上０．９５以下であり、
   前記ｘ２は、０．０５未満である請求項４または５記載の半導体装置の製造方法。
7. 前記ベース基体は、シリコン基板である請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
8. 前記第１マスク層は、金属酸化物を含む請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
9. 前記第１マスク層は、シリコン酸化物を含む請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
10. 前記第１上層及び前記第２上層のラマンシフトの変化量をΔＬ（ｃｍ^−１）とし、
    前記第１領域の前記第１方向の幅をｗｒ１（ミリメートル）としたとき、
    ΔＬ／（１．５８・ｗｒ１−２）は、０．８以上１．２以下である請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
11. 前記第１中間領域の前記第１方向の幅は、９マイクロメートル以下である請求項１〜１０のいずれか１つに記載の半導体装置の製造方法。
12. 前記第１領域の前記第１方向の幅、及び、前記第２領域の前記第１方向の幅は、１００マイクロメートル以上３０００マイクロメートル以下である請求項１〜１１のいずれか１つに記載の半導体装置の製造方法。
13. 前記第２成長は、前記第１上層及び前記第２上層の上に窒化物半導体結晶層を成長させることをさらに含み、
    前記離間は、前記第１上層の上に形成されている前記窒化物半導体結晶層の第１部分と、前記第２上層の上に形成されている前記窒化物半導体結晶層の第２部分と、を前記第１境界に沿って互いに離間させることを含む請求項１〜１２のいずれか１つに記載の半導体装置の製造方法。
14. 前記窒化物半導体結晶層は、
    第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた発光層と、
    前記発光層の上に設けられ第２導電形の第２半導体層と、
    を含む請求項１３記載の半導体装置の製造方法。
15. 前記第１上層は、
    第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられた第１発光層と、
    前記第１発光層の上に設けられ第２導電形の第２半導体層と、
    を含み、
    前記第２上層は、
    第１導電形の第３半導体層と、
    前記第３半導体層の上に設けられた第２発光層と、
    前記第２発光層の上に設けられ第２導電形の第４半導体層と、
    を含む請求項１〜１２のいずれか１つに記載の半導体装置の製造方法。
16. 前記主面は、
    前記第１方向と非平行な第２方向において前記第１領域と離隔した第３領域と、
    前記第１領域と前記第３領域との間に設けられた第２中間領域と、
    さらに含み、
    前記基板部は、前記第２中間領域の上に設けられた第２マスク層をさらに含み、
    前記第１成長の実施は、前記第１温度で、前記半導体結晶を含む第３下層を前記第３領域の上に成長させることを含み、
    前記第１上層の成長は、第１上層を前記第２マスク層の上にさらに延在するように成長させることを含み、
    前記第２成長の実施は、
    前記第２温度で、前記第３下層の上から前記半導体結晶を含む第３上層を前記第２マスク層の上に延在するように成長させることと、
    前記第２マスク層の上で前記第１上層と前記第３上層とを互いに接触させて前記第１上層及び前記第３上層で前記第２マスク層を覆うことと、
    を含み、
    前記降温処理の実施は、前記第３下層及び前記第３上層の温度を前記第３温度にさらに下げて、前記第２マスク層の上で前記接触した前記第１上層と前記第３上層との第２境界で、前記第１上層と前記第３上層とを互いに離間させることを含む請求項１〜１５のいずれか１つに記載の半導体装置の製造方法。
17. 前記主面は、
    前記第３領域と離隔しつつ、前記第１方向と非平行で前記第２方向と非平行な第３方向において前記第１領域と離隔した第４領域と、
    前記第１領域と前記第４領域との間に設けられた第３中間領域と、
    さらに含み、
    前記基板部は、前記第３中間領域の上に設けられた第３マスク層をさらに含み、
    前記第１成長の実施は、前記第１温度で、前記半導体結晶を含む第４下層を前記第４領域の上に成長させることを含み、
    前記第１上層の成長は、第１上層を前記第３マスク層の上にさらに延在するように成長させることを含み、
    前記第２成長の実施は、
    前記第２温度で、前記第４下層の上から前記半導体結晶を含む第４上層を前記第３マスク層の上に延在するように成長させることと、
    前記第３マスク層の上で前記第１上層と前記第４上層とを互い接触させて前記第１上層及び前記第４上層で前記第３マスク層を覆うことと、
    を含み、
    前記降温処理の実施は、前記第４下層及び前記第４上層の温度を前記第３温度にさらに下げて、前記第３マスク層の上で前記接触した前記第１上層と前記第４上層との第３境界で、前記第１上層と前記第４上層とを互いに離間させることを含む請求項１６記載の半導体装置の製造方法。
18. 前記第１方向と前記第２方向との間の角度は、１１５度以上１２５度以下であり、
    前記第１方向と前記第３方向との間の角度は、１１５度以上１２５度以下であり、
    前記第３領域から前記第４領域に向かう方向と、前記第１方向と、の間の角度の絶対値は、８５度以上９５度以下である請求項１７に記載の半導体層の製造方法。
19. 前記第１方向と前記第２方向との間の角度は、５５度以上６５度以下、または、１１５度以上１２５度以下である請求項１６または１７に記載の半導体層の製造方法。
20. 前記ベース基体は、（１１１）面または（１００）面の方位を有する請求項１〜１９のいずれか１つに記載の半導体装置の製造方法。