JP2014060293A - Ｌｅｄ素子及びその製造方法 - Google Patents

Abstract

【課題】低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能なＬＥＤ素子を実現する。
【解決手段】 ＬＥＤ素子１は、支持基板１１と、支持基板１１の上層に形成された導電層２０と、導電層２０の一部上面に底面を接触して形成された絶縁層２１と、導電層２０の一部上面及び絶縁層２１の一部上面に底面を接触して形成された、ｐ型半導体層３１と、ｐ型半導体層３１の上層に形成された、窒化物半導体で構成される発光層３３と、発光層３３の上層に形成された、ｎ型半導体層３５と、ｎ型半導体層３５の上層の全面に形成された透明電極３８と、透明電極３８の一部上面に底面を接触して形成された給電端子４２を有し、ｎ型半導体層３５は、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成され、少なくとも透明電極３８と接触する領域のｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きい。
【選択図】 図１

Description

本発明はＬＥＤ素子及びその製造方法に関し、特に窒化物半導体で構成された縦型ＬＥＤ素子及びその製造方法に関する。

従来、窒化物半導体を用いたＬＥＤにおいては、主としてＧａＮが利用されている。この場合、格子整合の観点からサファイア基板上にエピタキシャル成長させて欠陥の少ないＧａＮ膜を形成することで、窒化物半導体からなるＬＥＤ素子を形成していた。ここで、サファイア基板は絶縁材であることから、ＧａＮ系ＬＥＤへの給電には、ｐ層の一部を削ってｎ層を露出させ、ｐ層及びｎ層の各層に給電用電極を形成していた。このように給電用の電極が同じ向きに配置されている構造のＬＥＤを横型構造と呼び、例えば下記特許文献１にこのような技術が開示されている。

一方で、ＬＥＤ素子の発光効率の改善や光取り出しの効率化を目的として、ｐ層とｎ層を表裏面に配置し給電する、いわゆる縦型構造のＬＥＤの開発が進められている。この縦型構造のＬＥＤを製造する際には、サファイア基板上に下から順にｎ層、ｐ層を配置し、当該ｐ層側にシリコン（Ｓｉ）や銅タングステン（ＣｕＷ）からなる支持基板を接合した後、サファイア基板が除去される。この場合、素子表面はｎ層側となり、このｎ層に給電端子を設け、この給電端子に給電線であるワイヤを繋ぐことで電圧供給を行っている。

縦型の構造においては、ｐ層側の電極（以下、「ｐ側電極」と呼ぶ。）と、ｎ層上に形成されるボンディング電極（以下、「ｎ側電極」と呼ぶ。）の間に電圧が印加されると、ｐ側電極から発光層を含むＬＥＤ層を介してｎ側電極に電流が流れる。発光層内を電流が流れることで、当該発光層の領域が発光する。

ここで、ｐ側電極とｎ側電極は鉛直方向に対向する位置関係に配置される。このため、両電極間に電圧が印加された場合、ｐ側電極からｎ側電極に向かってほぼ最短距離で向かう鉛直方向の電流経路が形成される。この場合、ｎ側電極の直下に位置する発光層内を大部分の電流が流れ、他の発光層内にはあまり電流が流れず、発光領域が限定的となり、発光効率が低くなるという問題がある。

このような課題を受け、下記特許文献２では、ｎ側電極を網目状に設ける構成が開示されている。ｎ側電極を網目状に設けることで、光の取り出し領域を確保しながら、発光層を流れる電流を水平方向に広げることが可能となる。

また、ＬＥＤ層とｎ側電極の間の抵抗値が高いと、発光に必要な電流を流すために必要な電圧が高くなってしまうという別の課題がある。このため、低い動作電圧で高い光量の光を取り出すためには、ＬＥＤ層とｎ側電極の間の抵抗値をなるべく低下させることが重要となる。このような課題を受け、下記特許文献３では、ＬＥＤ層のうちのｎ層を、高濃度層と低濃度層を順次積層させて形成したＬＥＤ素子が開示されている。

特許第２９７６９５１号明細書 特許第３５１１９７０号明細書 特開２００７−２５８５２９号公報

S.Fritze, et al., "High Si and Ge n-type doping of GaN doping - Limits and impact on stress", Applied Physics Letters 100, 122104, (2012)

発光層内の水平方向の広い範囲にわたって電流を流すために、ｎ側電極をｎ層上層の全面にわたって形成することができれば、これは最も簡便な方法であるといえる。しかし、ｎ側電極は通常金属電極が用いられる。金属電極をｎ層上層の全面に形成すると、発光層で発光した光は金属電極に遮られ、素子の外部に取り出すことができない。そこで、光の取り出し領域を確保しつつ、発光領域を水平方向になるべく広くするために、上記の特許文献２では、網目状に金属電極を形成する方法を採用している。

しかし、この方法においても、網目状に形成された金属電極が発光層からの光を一部遮ってしまう。

光を効率良く外部に取り出しつつ、発光領域を水平方向になるべく広くするための方法としては、ｎ側電極をＩＴＯなどの透明電極（透光性導電性層）で形成し、これをｎ層上層の全面に形成するということが考えられる。しかし、透明電極は金属よりも比抵抗が大きく、ｎ層との界面でのオーミック接続が取りにくい。この結果、ｎ層とｎ側電極の間に大きな抵抗が生じ、発光層に対して発光に必要な電流を流すためにｐ側電極とｎ側電極と間に大きな電圧を印加させる必要が生じる。

必要な印加電圧を抑制しつつ、発光層に対して必要な電流を流すためには、ｐ側電極とｎ側電極の間の抵抗値をできるだけ小さくすることが好ましい。そこで、ｎ側電極に透明電極を採用しながらも、ｎ層とｎ側電極間の抵抗値をできるだけ小さくするためには、ｎ層のドープ量をできるだけ多くすることでｎ層とｎ側電極の間のオーミック接続を実現させる方法が考えられる。

ところで、ＬＥＤ層を構成する半導体層、特にｎ層においては、そのドープ量を１×１０^１９／ｃｍ^３以上にすると、原子結合の状態が悪化するなどの原因により、膜荒れが発生してしまうという現象が知られている（例えば上記非特許文献１参照）。このような現象が生じてしまうと、低抵抗のｎ層が形成されず、結果的に発光効率が低下してしまう。上記特許文献３では、この課題を克服すべく、高濃度のｎ層と低濃度のｎ層を交互に順次積層させる構成としている。同文献によれば、このような構成としたことで、高濃度層に形成された表面の荒れが低濃度層によって埋められるため、良質なｎ層が形成されるとされている。

しかし、特許文献３に記載の方法を採用した場合、ｎ層として高濃度層と低濃度層を順次交互に複数組積層させる必要があるため、プロセスが複雑化してしまうという別の問題が発生する。

本発明は上記の課題に鑑み、低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能なＬＥＤ素子を実現することを目的とする。

本発明のＬＥＤ素子は、窒化物半導体を含むＬＥＤ素子であって、
導電体又は半導体で構成された支持基板と、
前記支持基板の上層に形成された導電層と、
前記導電層の一部上面に底面を接触して形成された絶縁層と、
前記導電層の一部上面及び前記絶縁層の一部上面に底面を接触して形成された、ｐ型窒化物半導体で構成される第１半導体層と、
前記第１半導体層の上層に形成された、窒化物半導体で構成される発光層と、
前記発光層の上層に形成された、ｎ型窒化物半導体で構成される第２半導体層と、
前記第２半導体層の上層の全面に形成された透明電極と、
前記透明電極の一部上面に底面を接触して形成された給電端子を有し、
前記第２半導体層は、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成され、少なくとも前記透明電極と接触する領域のｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きいことを特徴とする。

本発明者の鋭意研究により、ｎ型の第２半導体層をＧａＮではなくＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成したときには、不純物濃度を１×１０^１９／ｃｍ^３より大きくしても膜荒れの問題が生じないことが確認できた。この結果、ｎ層の抵抗値を低下させることが可能となるため、この上層に透明電極を形成しても、ｎ層と透明電極の間のオーミック接続が実現される。

よって、透明電極を第２半導体層の上層全面に形成することが可能となる。これにより、発光層の広い領域に電流を流すことができるので、広い発光領域が実現される。また、金属電極ではないので、光を遮ることがなく、高い光の取り出し効率が実現される。

更に、第２半導体層としては、単に不純物濃度を１×１０^１９／ｃｍ^３より大きいＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）を形成するだけでよく、低濃度層と高濃度層を複数組交互に積層させる必要がない。よって、複雑な製造プロセスを必要とせず、簡易なプロセスにてＬＥＤ素子を製造することが可能である。

なお、上記透明電極としては、例えばＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、Ｉｎ_２Ｏ_３、ＳｎＯ_２などを利用することができる。

上記のＬＥＤ素子は、以下の工程を経て形成することが可能である。すなわち、
サファイア基板を準備する工程（ａ）と、
前記サファイア基板の上層に、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成される前記第２半導体層を形成する工程（ｂ）と、
前記第２半導体層の上層に、前記発光層、前記第１半導体層を下からこの順に形成する工程（ｃ）と、
前記第１半導体層の一部上面を覆うように絶縁層を形成する工程（ｄ）と、
露出している前記第１半導体層の上面及び前記絶縁層の上面を覆うように導電層を形成する工程（ｅ）と、
前記導電層の上面に、直接又は別の導電層を介して導電体又は半導体で構成された支持基板の底面を貼り合せる工程（ｆ）と、
前記支持基板を底面、前記サファイア基板を上面に位置させた状態で、上方からレーザを照射して前記サファイア基板を剥離して前記第２半導体層の上面を露出させる工程（ｇ）と、
前記第２半導体層の上層に、前記第２半導体層の上面を完全に覆うように透明電極を形成する工程（ｈ）と、
前記透明電極の上層の所定箇所に給電端子を形成する工程（ｉ）である。

そして、前記工程（ｂ）を、少なくとも前記サファイア基板と接触する領域のｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きくなるように前記第２半導体層を形成する工程とする。

本発明によれば、低い動作電圧でも、高い光の取り出し効率が実現され、且つ簡易なプロセスにて製造することが可能なＬＥＤ素子が実現できる。

ＬＥＤ素子の概略断面図である。 ｎ型不純物濃度を５×１０^１９／ｃｍ^３としたときのＡｌＧａＮの層表面の写真である。 ｎ型不純物濃度を１．５×１０^１９／ｃｍ^３としたときのＧａＮの層表面の写真である。 オーミック接続の検証用素子（実施例１）の構成図である。 オーミック接続の検証用素子（実施例２）の構成図である。 オーミック接続の検証用素子（比較例）の構成図である。 実施例１におけるＩ−Ｖ特性を示すグラフである。 実施例２におけるＩ−Ｖ特性を示すグラフである。 比較例におけるＩ−Ｖ特性を示すグラフである。 透明電極の透光性を評価するための検証用素子の構成図である。 透明電極の透光性を評価するための検証用素子の構成図である。 透明電極の透光性を示すグラフである。 ＩＴＯのアニール温度とキャリア濃度の関係を示すグラフである。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の工程断面図の一部である。 ＬＥＤ素子の製造方法を示すフローチャートである。

本発明のＬＥＤ素子及びその製造方法につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。

［構造］
本発明のＬＥＤ素子１の構造につき、図１を参照して説明する。図１はＬＥＤ素子１の概略断面図である。

ＬＥＤ素子１は、支持基板１１、導電層２０、絶縁層２１、ＬＥＤ層３０及び給電端子４２を含んで構成される。ＬＥＤ層３０は、ｐ型半導体層３１（「第１半導体層」に対応）、発光層３３、及びｎ型半導体層３５（「第２半導体層」に対応）が下からこの順に積層されて形成されている。

（支持基板１１）
支持基板１１は、例えばＣｕＷ、Ｗ、Ｍｏなどの導電性基板、又はＳｉなどの半導体基板で構成される。

（導電層２０）
支持基板１１の上層には、多層構造からなる導電層２０が形成されている。この導電層２０は、本実施形態では、ハンダ層１３、ハンダ層１５、保護層１７及び反射電極１９を含む。

ハンダ層１３及びハンダ層１５は、例えばＡｕ−Ｓｎ、Ａｕ−Ｉｎ、Ａｕ−Ｃｕ−Ｓｎ、Ｃｕ−Ｓｎ、Ｐｄ−Ｓｎ、Ｓｎなどで構成される。後述するように、これらのハンダ層１３とハンダ層１５は、支持基板１１上に形成されたハンダ層１３と、別の基板上に形成されたハンダ層１５を対向させた後に、両者を貼り合せることで形成されたものである。

保護層１７は、例えばＰｔ系の金属（ＴｉとＰｔの合金）、Ｗ、Ｍｏ、Ｎｉなどで構成される。後述するように、ハンダ層を介した貼り合わせの際、ハンダを構成する材料が後述する反射電極１９側に拡散し、反射率が落ちることによる発光効率の低下を防止する機能を果たしている。

反射電極１９は、例えばＡｇ系の金属（ＮｉとＡｇの合金）、Ａｌ、Ｒｈなどで構成される。本素子１は、ＬＥＤ層３０の発光層３３から放射された光を、図１の上方向に取り出すことを想定しており、反射電極１９は、発光層３３から下向きに放射された光を上向きに反射させることで発光効率を高める機能を果たしている。

なお、導電層２０は、一部においてＬＥＤ層３０、より詳細にはｐ型の半導体層３１と接触しており、支持基板１１と給電端子４２の間に電圧が印加されると、支持基板１１、導電層２０、ＬＥＤ層３０を介して給電端子４２へと流れる電流経路が形成される。

（絶縁層２１）
絶縁層２１は、例えばＳｉＯ_２、ＳｉＮ、Ｚｒ_２Ｏ_３、ＡｌＮ、Ａｌ_２Ｏ_３などで構成される。この絶縁層２１は、上面がｐ型半導体層３１の底面と接触している。なお、この絶縁層２１は、後述するように素子分離時におけるエッチングストッパー層として機能する。

（ＬＥＤ層３０）
上述したように、ＬＥＤ層３０は、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５が下からこの順に積層されて形成される。

ｐ型半導体層３１は、例えばＡｌ_ｍＧａ_１−ｍＮ（０＜ｍ＜１）で構成される層（正孔供給層）とＧａＮで構成される層（保護層）を含む多層構造で構成される。いずれの層も、Ｍｇ、Ｂｅ、Ｚｎ、Ｃなどのｐ型不純物がドープされている。

発光層３３は、例えばＧａＩｎＮからなる井戸層とＡｌＧａＮからなる障壁層が繰り返されてなる多重量子井戸構造を有する半導体層で形成される。これらの層はノンドープでもｐ型又はｎ型にドープされていても構わない。

ｎ型半導体層３５は、発光層３３に接触する領域にＧａＮで構成される層（保護層）を含み、透明電極３８に接触する領域にＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成される層（電子供給層）を含む多層構造である。少なくとも保護層には、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｓｎ、Ｔｅなどのｎ型不純物がドープされており、特にＳｉがドープされているのが好ましい。

また、透明電極３８に接触する領域のｎ型半導体層３５は、ｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きく、好ましくは３×１０^１９／ｃｍ^３以上となるように不純物がドープされている。なお、実験によって得られた写真に基づいて後述されるように、本構成においては、ｎ型半導体層３５の不純物濃度を１×１０^１９／ｃｍ^３より大きい値（例えば５×１０^１９／ｃｍ^３）としても、膜荒れは生じない。

（透明電極３８）
透明電極３８は、例えばＩＴＯ、ＩＺＯ、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＩＧＺＯ（ＩｎＧａＺｎＯｘ）などの透光性導電材料で構成される。この透明電極３８は、ｎ型半導体層３５の上層の全面に形成されており、発光層３３の水平方向の電流広がりを実現している。

なお、実験データを参照して後述されるように、本構成においては、ｎ型半導体層３５と透明電極３８の界面においてオーミック接続が形成されており、ｎ型半導体層３５と透明電極３８の間の低抵抗化が実現されている。

（給電端子４２）
給電端子４２は透明電極３８の上層に形成され、例えばＣｒ−Ａｕで構成される。この給電端子４２は、例えばＡｕ、Ｃｕなどで構成されるワイヤが連絡されており（不図示）、このワイヤの他方は、ＬＥＤ素子１が配置されている基板の給電パターンなどに接続される（不図示）。

なお、図示していないが、ＬＥＤ層３０及び透明電極３８の側面及び上面に保護膜としての絶縁層を形成しても構わない。なお、この保護膜としての絶縁層は、透光性を有する材料（例えばＳｉＯ_２など）で構成するのが好ましい。また、上述の実施形態では、ｐ型半導体層３１を構成する一材料をＡｌ_ｍＧａ_１−ｍＮ（０＜ｍ＜１）と記載し、ｎ型半導体層３５を構成する一材料をＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）と記載したが、これらは同一の材料であっても構わない。

［膜荒れの有無の検証］
次に、ＬＥＤ素子１のように、ｎ型半導体層３５をＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成することで、不純物濃度を１×１０^１９／ｃｍ^３より大きくしても膜荒れが発生しないことにつき、図２Ａ及び図２Ｂの実験データを参照して説明する。なお、以下では、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）をＡｌ_ｎＧａ_１−ｎＮと略記する。

図２Ａは、ｎ型不純物濃度を５×１０^１９／ｃｍ^３としたときのＡｌＧａＮの層表面の写真である。また、図２Ｂは、ｎ型不純物濃度を１．５×１０^１９／ｃｍ^３としたときのＧａＮの層表面の写真である。なお、図２Ａは、ＡＦＭ（Atomic Force Microscopy：原子間力顕微鏡）で撮影されたものであり、図２Ｂは、ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影されたものである。

図２Ｂに示すように、ｎ型半導体層をＧａＮで構成した場合、ｎ型不純物濃度を１．５×１０^１９／ｃｍ^３とすると、表面に荒れが生じていることが分かる。なお、不純物濃度を１．３×１０^１９／ｃｍ^３、２×１０^１９／ｃｍ^３としても同様に表面の荒れが確認できた。これより、ＧａＮにおいては、非特許文献１に記載のように、１×１０^１９／ｃｍ^３より大きくすると層表面に荒れが生じてしまうことが分かる。

これに対し、図２Ａによれば、ｎ型半導体層をＡｌＧａＮで構成すると、ｎ型不純物濃度を５×１０^１９／ｃｍ^３としてもステップ状の表面（原子ステップ）が確認されており、層表面に荒れが生じていないことが分かる。なお、構成材料として、ＡｌとＧａの成分比率を変化させても（Ａｌ_ｎＧａ_１−ｎＮ）、同様に層表面に荒れが生じないことが確認された。また、ｎ型半導体層をＧａＮで構成し、ｎ型不純物濃度を０．５×１０^１９／ｃｍ^３、つまりｎ型不純物濃度を１×１０^１９／ｃｍ^３以下とした場合でも、図２Ａと同様の写真が得られた。

以上によれば、ｎ型半導体層をＡｌ_ｎＧａ_１−ｎＮで構成することで、ｎ型不純物濃度を１×１０^１９／ｃｍ^３より大きくしても、膜荒れの問題が生じないことが分かる。

［オーミック接続の検証］
次に、ｎ型半導体層３５のうち、少なくとも透明電極３８と接触する領域を不純物濃度が１×１０^１９／ｃｍ^３より大きいＡｌ_ｎＧａ_１−ｎＮで構成することで、ｎ型半導体層３５と透明電極３８の間にオーミック接続が形成されることにつき、実施例を参照して説明する。

図３Ａ〜図３Ｃは、オーミック接続検証のために形成した素子の例である。なお、あくまで図３Ａ〜図３Ｃは、ｎ型半導体層３５と透明電極３８のオーミック接続検証のための素子であるため、ＬＥＤ素子１とは異なり、検証に必要な範囲で素子を構成した。また、図３Ａ〜図３Ｃでは、透明電極３８としてＩＴＯを採用した。

（実施例１）
図３Ａに示す検証用素子２Ａは、ＬＥＤ素子１と同様に、支持基板１１上に、ハンダ層１３，１５、ハンダ拡散防止用の保護層１７を形成している。そして、保護層１７の上層には、絶縁層２１を介してｎ型半導体層３５を形成し、その上層に透明電極３８を２箇所形成している。ｎ型半導体層３５は、透明電極３８と接触する領域を含む最上部の位置に、不純物濃度が３×１０^１９／ｃｍ^３のＡｌ_ｎＧａ_１−ｎＮで構成される高濃度層３５Ａを有している。

（実施例２）
図３Ｂに示す検証用素子２Ｂは、サファイア基板６１の上層にノンドープ層３６を介してｎ型半導体層３５を形成し、その上層に透明電極３８を２箇所形成している。ｎ型半導体層３５は、透明電極３８と接触する領域を含む最上部の位置に、不純物濃度が３×１０^１９／ｃｍ^３のＡｌ_ｎＧａ_１−ｎＮで構成される高濃度層３５Ａを有している。

検証用素子２Ｂは、Ａｌ_ｎＧａ_１−ｎＮの極性の相違が透明電極３８とのオーミック接続に影響するかどうかを検証するために形成された素子である。

後述するように、図１に示すＬＥＤ素子１を製造する際には、まずサファイア基板６１上にノンドープ層３６を形成した後、その上層にｎ型半導体層３５を形成する。その後、その上層に発光層３３、ｐ型半導体層３１を形成した後、絶縁層２１やハンダ層１５を含む導電層２０を形成する。その後、別途の支持基板１１を準備し、この上層にハンダ層１３を形成した後、ハンダ層１３及びハンダ層１５を接合させることで、サファイア基板６１と支持基板１１を貼り合せる。その後、支持基板１１を下側、サファイア基板６１を上側に配置して、サファイア基板６１を剥離した後、透明電極３８を形成する。

Ａｌ_ｎＧａ_１−ｎＮは、最上面の格子を構成する原子がＮ原子かＧａ原子かで、格子極性が異なる。最上面の格子を構成する原子がＮ原子であるものをＮ極性、Ｇａ原子であるものをＧａ極性と呼ぶ。Ａｌ_ｎＧａ_１−ｎＮをサファイア基板６１上に形成すると、格子の最上層にはＧａ原子が位置するようには形成されることが知られている。このため、図３Ｂに示す検証用素子２Ｂでは、透明電極３８と接触する領域のＡｌ_ｎＧａ_１−ｎＮの結晶格子はＧａ原子で構成されている。つまり、検証用素子２Ｂは透明電極３８と接触する領域にＧａ極性のＡｌ_ｎＧａ_１−ｎＮが形成されている素子を想定している。

これに対し前述したように、ＬＥＤ素子１は、サファイア基板６１を上方に反転させた後、このサファイア基板６１を剥離することで製造される。このため、ｎ型半導体層３５は、最上層を構成する結晶格子がＮ原子となる。つまり、ＬＥＤ素子１は、後述する製造方法で製造した場合、通常は透明電極３８と接触する領域のＡｌ_ｎＧａ_１−ｎＮの結晶格子がＮ原子で構成される。つまり、ｎ型半導体層３５は、透明電極３８と接触する領域において、Ｎ極性のＡｌ_ｎＧａ_１−ｎＮが形成される。検証用素子２Ａは、この点に鑑み、透明電極３８と接触する領域にＮ極性のＡｌ_ｎＧａ_１−ｎＮが形成されている素子を想定している。ただし、製造方法によっては、透明電極３８と接触する領域にＧａ極性のＡｌ_ｎＧａ_１−ｎＮが形成される場合もあり得るため、実施例２の検証用素子２Ｂについても実験を行った。

（比較例）
図３Ｃに示す検証用素子２Ｃは、検証用素子２Ｂに対して、Ａｌ_ｎＧａ_１−ｎＮで構成されるｎ型半導体層３５に代えて、ＧａＮで構成されるｎ型半導体層９５を形成したものである。このｎ型半導体層９５は、透明電極３８と接触する領域を含む最上部の位置に、不純物濃度が１×１０^１９／ｃｍ^３（膜荒れが生じない上限値）のＧａＮで構成される層９５Ａを有している。なお、この構成の場合、実施例２と同様に、透明電極３８と接触する領域に形成されるＧａＮの格子極性はＮ極性となる。

図４Ａ〜図４Ｃは、各検証用素子２Ａ、２Ｂ、２Ｃに対して、ｎ型半導体層とその上層に積層された透明電極３８の間におけるＩ−Ｖ特性を測定したグラフである。具体的には、離間して形成された２つの透明電極３８の間に電圧Ｖを印加し、このＶの値と高濃度のｎ型半導体層（３５Ａ、９５Ａ）を介して流れる電流量Ｉの値の関係をグラフ化したものである。より詳細には、このグラフは、両者に印加する電圧を０Ｖを基準として０から負電圧、また０から正電圧へと徐々に変化させて、印加電圧毎に電流Ｉを測定し、印加電圧と電流との関係をグラフ化したものである。

図４Ａは検証用素子２Ａ（実施例１）、図４Ｂは検証用素子２Ｂ（実施例２）、図４Ｃは検証用素子２Ｃ（比較例）にそれぞれ対応している。なお、図４Ａでは、オーミック接続の形成を確認するための比較として、透明電極３８に代えて通常の金属電極材料（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）を形成した場合のＩ−Ｖ特性を併せて図示している。

図４Ａによれば、ｎ型半導体層３５の透明電極３８と接触する領域を、不純物濃度が３×１０^１９／ｃｍ^３のＮ極性のＡｌ_ｎＧａ_１−ｎＮで構成した場合、その上層にＩＴＯからなる透明電極３８を形成しても、金属電極（Ｔｉ／Ａｌ／Ｔｉ／Ａｕ）が形成されているのと同様にほぼ直線状のＩ−Ｖ特性を示すことが分かる。また、ＩＴＯのアニール温度が３００℃の場合も４００℃の場合も、その特性にほとんど変化は見られない。つまり、透明電極３８と接触する領域を不純物濃度が３×１０^１９／ｃｍ^３のＡｌ_ｎＧａ_１−ｎＮで構成することで、上層に金属電極が形成されている場合と同様のオーミック接続が実現できていることが分かる。

また、図４Ｂによれば、ｎ型半導体層３５の透明電極３８と接触する領域を、不純物濃度が３×１０^１９／ｃｍ^３のＧａ極性のＡｌ_ｎＧａ_１−ｎＮで構成した場合、図４Ａと同様、その上層に透明電極３８を形成してもオーミック接続が実現できていることが分かる。図４Ａ及び図４Ｂから、透明電極３８とｎ型半導体層３５の間のＩ−Ｖ特性は、透明電極３８と接触する領域のｎ型半導体層３５の極性には依存しないことが分かる。

これに対し、図４Ｃのように、ｎ型半導体層３５の透明電極３８と接触する領域を、不純物濃度が１×１０^１９／ｃｍ^３のＧａＮで構成した場合、０Ｖ近傍の領域におけるＩ−Ｖ特性曲線の傾きは、０Ｖから離れた負電圧及び正電圧領域のＩ−Ｖ特性曲線の傾きよりも緩やかである。このことは、絶対値の大きな電圧を印加すると電流が流れやすいが、０Ｖに近い絶対値の小さな電圧を印加すると電流が流れにくいことを示しており、ショットキー接続が形成されていることを示唆するものである。

ＩＴＯのアニール温度を上昇させることで、ＩＴＯのキャリア濃度を高めることが可能である。しかし、図４Ｃによれば、ＩＴＯのアニール温度を６００℃まで高めても、依然としてショットキー接続が形成されており、オーミック接続は実現できていない。なお、詳細は後述されるが、ＬＥＤ素子１を実現するに当たっては、２つの基板をハンダ層によって貼り合せる工程が必要となる。もしハンダの融点を超える高い温度でＩＴＯのアニールが実行されると、ハンダが融解され、貼り合せられた基板のズレが生じ、融けた金属が側壁に付着して電気的特性を悪化させるおそれがある。このため、ハンダの融点を超えるような高い温度でＩＴＯのアニールを行うことができない。

以上を鑑みれば、図４Ｃによれば、ｎ型半導体層３５の透明電極３８と接触する領域を、不純物濃度が１×１０^１９／ｃｍ^３のＧａＮで構成した場合に、ｎ型半導体層３５と透明電極３８の間でのオーミック接続を実現することができないと結論付けられる。

なお、ｎ型半導体層３５をＧａ極性のＧａＮで構成した場合についてのＩ−Ｖ特性は示していないが、図４Ｃと同様の極性が得られた。図４Ａ及び図４Ｂを参照して説明したように、透明電極３８とｎ型半導体層３５の間のＩ−Ｖ特性は、透明電極３８と接触する領域のｎ型半導体層３５の極性には依存しないことが分かる。

つまり、ｎ型半導体層３５の構成材料をＧａＮとした場合、膜荒れの問題が生じない範囲内で最大の不純物濃度である１×１０^１９／ｃｍ^３としても、透明電極３８との間ではオーミック接続が実現されないことが分かる。この場合、透明電極３８とｎ型半導体層３５の間の抵抗値が高くなってしまい、発光に必要な電流を流すために必要な電圧が高くなってしまう。

ＬＥＤ素子１のように、ｎ型半導体層３５としてＡｌ_ｎＧａ_１−ｎＮを用いることで、膜荒れを生じさせずに１×１０^１９／ｃｍ^３を超える高濃度層３５Ａが実現できる。そして、このような高濃度層３５Ａと透明電極３８を接触させることにより、ｎ型半導体層３５と透明電極３８の間のオーミック接続が実現される。よって、ｎ側電極として透明電極３８をｎ型半導体層３５の上面全面に形成しても、低い印加電圧で発光層に十分な電流を流すことができる。

［透光性の検証］
次に、透明電極３８の透光性について検証する。図５Ａ及び図５Ｂは検証方法を説明するための概念図、図５Ｃは検証結果を示すグラフである。

図５Ａに示すように、サファイア基板６１の裏面から光を照射し、表面における光量Ｘを測定する。同様に、図５Ｂに示すように、サファイア基板６１上に透明電極３８を形成した素子において、サファイア基板６１の裏面から光を照射し、表面（透明電極３８側）における光量Ｙを測定する。このような測定を、光の波長を変化させながら行い、波長毎に透過率ｄ＝Ｙ／Ｘを算定してグラフ化したものが図５Ｃである。なお、光量の測定方法は、紫外可視光分光光度計を用いて行った。

図５Ｃによれば、λ≧４００ｎｍの範囲内では、ＩＴＯのアニール温度が３００℃であっても４００℃であっても、９０％以上の透過率ｄが実現できている。また、λ≧３５０ｎｍの範囲内では、８０％以上の透過率ｄが実現できている。よって、透明電極３８は光を透過する機能を十分に有していることが分かる。つまり、図１に示すように、ＬＥＤ素子１においてＬＥＤ層３０の上面全面に透明電極３８を形成しても、ＬＥＤ層３０で発光した光が透明電極３８で大きく減衰されるようなことはなく、当該光を高効率で外部に取り出すことが可能である。

［ＩＴＯのアニール温度］
図６は、ＩＴＯのアニール温度とＩＴＯ内のキャリア濃度の関係を示すグラフである。

ｎ型半導体層３５の不純物濃度を十分高くしたとしても、透明電極３８を構成する材料のキャリア濃度が著しく低い場合には、ｎ型半導体層３５と透明電極３８の間の抵抗値を低下させることができない。図６によれば、透明電極３８としてＩＴＯを用いた場合において、ＩＴＯのアニール温度を３００℃としたときに、４．５×１０^２０／ｃｍ^３のＩＴＯ内キャリア濃度が実現されている。このように十分高いＩＴＯキャリア濃度が実現されている場合には、ｎ型半導体層３５と透明電極（ＩＴＯ）３８の間の抵抗値は、ＩＴＯのキャリア濃度よりもｎ型半導体層３５の不純物濃度に依存する。

図６によれば、透明電極３８をＩＴＯとした場合に、ＩＴＯ内に十分なキャリア濃度を確保できていることが分かる。このことは、図４Ａ及び図４Ｂに示すように、ｎ型半導体層３５と透明電極３８の間のオーミック接続が実現できていることを示す別の根拠となるものである。

［ＬＥＤ素子１の製造方法］
次に、本発明のＬＥＤ素子１の製造方法につき、図７Ａ〜図７Ｈに示す工程断面図、及び図８に示すフローチャートを参照して説明する。また、以下の説明に示すステップ番号は、図８のフローチャートのステップ番号に対応している。

また、下記製造方法で説明する製造条件や膜厚などの寸法は、あくまで一例であって、これらの数値に限定されるものではない

（ステップＳ１）
図７Ａに示すように、サファイア基板６１上にＬＥＤエピ層４０を形成する。このステップＳ１は工程（ａ）〜（ｃ）に対応しており、例えば以下の手順により行われる。

〈サファイア基板６１の準備〉
まず、ｃ面サファイア基板６１のクリーニングを行う。このクリーニングは、より具体的には、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相蒸着）装置の処理炉内にｃ面サファイア基板６１を配置し、処理炉内に流量が１０ｓｌｍの水素ガスを流しながら、炉内温度を例えば１１５０℃に昇温することにより行われる。このサファイア基板６１を準備する工程が工程（ａ）に対応する。

〈ノンドープ層３６の形成〉
次に、ｃ面サファイア基板６１の表面に、ＧａＮよりなる低温バッファ層を形成し、更にその上層にＧａＮよりなる下地層を形成する。これら低温バッファ層及び下地層がノンドープ層３６に対応する。

ノンドープ層３６のより具体的な形成方法は例えば以下の通りである。まず、МОＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を４８０℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ５ｓｌｍの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が５０μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に６８秒間供給する。これにより、ｃ面サファイア基板の表面６１に、厚みが２０ｎｍのＧａＮよりなる低温バッファ層を形成する。

次に、ＭＯＣＶＤ装置の炉内温度を１１５０℃に昇温する。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１００μｍｏｌ／ｍｉｎのトリメチルガリウム及び流量が２５００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に３０分間供給する。これにより、第１バッファ層の表面に、厚みが１．７μｍのＧａＮよりなる下地層を形成する。

〈ｎ型半導体層３５の形成〉
次に、ノンドープ層３６の上層にＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）の組成からなる電子供給層を形成し、更にその上層にｎ型ＧａＮよりなる保護層を形成する。これら電子供給層及び保護層がｎ型半導体層３５に対応する。

ｎ型半導体層３５のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を３０ｋＰａとする。そして、処理炉内にキャリアガスとして流量が２０ｓｌｍの窒素ガス及び流量が１５ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が９４μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．０２５μｍｏｌ／ｍｉｎのテトラエチルシランを処理炉内に３０分間供給する。これにより、Ａｌ_０．０６Ｇａ_０．９４Ｎの組成を有し、Ｓｉ濃度が３×１０^１９／ｃｍ^３で厚みが１．７μｍの高濃度電子供給層をノンドープ層３６の上層に形成する。

その後、トリメチルアルミニウムの供給を停止すると共に、それ以外の原料ガスを６秒間供給することにより、電子供給層の上層に厚みが５ｎｍのｎ型ＧａＮよりなる保護層を形成する。

なお、ｎ型半導体層３５に含まれるｎ型不純物としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、硫黄（Ｓ）、セレン（Ｓｅ）、錫（Ｓｎ）及びテルル（Ｔｅ）などを用いることができる。これらの中では、特にシリコン（Ｓｉ）が好ましい。

このｎ型半導体層３５の形成工程が工程（ｂ）に対応する。

〈発光層３３の形成〉
次に、ｎ型半導体層３５の上層にＧａＩｎＮで構成される井戸層及びｎ型ＡｌＧａＮで構成される障壁層が周期的に繰り返される多重量子井戸構造を有する発光層３３を形成する。

発光層３３のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａ、炉内温度を８３０℃とする。そして、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が１ｓｌｍの水素ガスを流しながら、原料ガスとして、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１２μｍｏｌ／ｍｉｎのトリメチルインジウム及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に４８秒間供給するステップを行う。その後、流量が１０μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が１．６μｍｏｌ／ｍｉｎのトリメチルアルミニウム、０．００２μｍｏｌ／ｍｉｎのテトラエチルシラン及び流量が３０００００μｍｏｌ／ｍｉｎのアンモニアを処理炉内に１２０秒間供給するステップを行う。以下、これらの２つのステップを繰り返すことにより、厚みが２ｎｍのＧａＩｎＮよりなる井戸層及び厚みが７ｎｍのｎ型ＡｌＧａＮよりなる障壁層による１５周期の多重量子井戸構造を有する発光層３３が、ｎ型半導体層３５の表面に形成される。

〈ｐ型半導体層３１の形成〉
次に、発光層３３の上層に、Ａｌ_ｍＧａ_１−ｍＮ（０＜ｍ＜１）で構成される層（正孔供給層）を形成し、更にその上層にｐ型ＧａＮで構成される層（保護層）を形成する。これら正孔供給層及び保護層がｐ型半導体層３１に対応する。

ｐ型半導体層３１のより具体的な形成方法は例えば以下の通りである。まず、ＭＯＣＶＤ装置の炉内圧力を１００ｋＰａに維持し、処理炉内にキャリアガスとして流量が１５ｓｌｍの窒素ガス及び流量が２５ｓｌｍの水素ガスを流しながら、炉内温度を１０５０℃に昇温する。その後、原料ガスとして、流量が３５μｍｏｌ／ｍｉｎのトリメチルガリウム、流量が２０μｍｏｌ／ｍｉｎのトリメチルアルミニウム、流量が２５００００μｍｏｌ／ｍｉｎのアンモニア及び流量が０．１μｍｏｌ／ｍｉｎのビスシクロペンタジエニルを処理炉内に６０秒間供給する。これにより、発光層３３の表面に、厚みが２０ｎｍのＡｌ_０．３Ｇａ_０．７Ｎの組成を有する正孔供給層を形成する。その後、トリメチルアルミニウムの流量を９μｍｏｌ／ｍｉｎに変更して原料ガスを３６０秒間供給することにより、厚みが１２０ｎｍのＡｌ_０．１３Ｇａ_０．８７Ｎの組成を有する正孔供給層を形成する。

更にその後、トリメチルアルミニウムの供給を停止すると共に、ビスシクロペンタジエニルの流量を０．２μｍｏｌ／ｍｉｎに変更して原料ガスを２０秒間供給することにより、厚みが５ｎｍのｐ型ＧａＮよりなるコンタクト層を形成する。

なお、ｐ型不純物としては、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）、カーボン（Ｃ）などを用いることができる。

なお、発光層３３及びｐ型半導体層３１を形成する工程が、工程（ｃ）に対応する。

このようにしてサファイア基板６１上に、ノンドープ層３６、ｎ型半導体層３５、発光層３３及びｐ型半導体層３１からなるＬＥＤエピ層４０が形成される。

（ステップＳ２）
次に、ステップＳ１で得られたウェハに対して活性化処理を行う。より具体的には、ＲＴＡ（Rapid Thermal Anneal：急速加熱）装置を用いて、窒素雰囲気下中６５０℃で１５分間の活性化処理を行う。

（ステップＳ３）
次に、図７Ｂに示すように、ｐ型半導体層３２の上層の所定箇所に絶縁層２１を形成する。より具体的には、後の工程で給電端子４２を形成する領域の下方に位置する箇所に絶縁層２１を形成する。絶縁層２１としては、例えばＳｉＯ_２を膜厚２００ｎｍ程度成膜する。なお成膜する材料は絶縁性材料であればよく、例えばＳｉＮ、Ａｌ_２Ｏ_３でも良い。

なお、このステップＳ３は工程（ｄ）に対応している。

（ステップＳ４）
図７Ｃに示すように、ｐ型半導体層３１及び絶縁層２１の上面を覆うように、導電層２０を形成する。ここでは、反射電極１９、保護層１７、及びハンダ層１５を含む多層構造の導電層２０を形成する。

導電層２０のより具体的な形成方法は例えば以下の通りである。まず、スパッタ装置にてｐ型半導体層３１及び絶縁層２１の上面を覆うように、膜厚０．７ｎｍのＮｉ及び膜厚１２０ｎｍのＡｇを全面に成膜して、反射電極１９を形成する。次に、ＲＴＡ装置を用いてドライエアー雰囲気中で４００℃、２分間のコンタクトアニールを行う。

次に、電子線蒸着装置（ＥＢ装置）にて反射電極１９の上面（Ａｇ表面）に、膜厚１００ｎｍのＴｉと膜厚２００ｎｍのＰｔを３周期成膜することで、保護層１７を形成する。更にその後、保護層１７の上面（Ｐｔ表面）に、膜厚１０ｎｍのＴｉを蒸着させた後、Ａｕ８０％Ｓｎ２０％で構成されるＡｕ−Ｓｎハンダを膜厚３μｍ蒸着させることで、ハンダ層１５を形成する。

なお、このハンダ層１５の形成ステップにおいて、サファイア基板６１とは別に準備された支持基板１１の上面にもハンダ層１３を形成するものとして構わない（図７Ｄ参照）。このハンダ層１３は、ハンダ層１５と同一の材料で構成されるものとしてよく、次のステップにおいてハンダ層１３と接合されることで、サファイア基板６１と支持基板１１が貼り合せられる。なお、この支持基板１１としては、構造の項で前述したように、例えばＣｕＷが用いられる。

なお、このステップＳ４は工程（ｅ）に対応している。

（ステップＳ５）
次に、図７Ｅに示すように、サファイア基板６１と支持基板１１とを貼り合せる。より具体的には、２８０℃の温度、０．２ＭＰａの圧力下で、ハンダ層１５と支持基板１１の上層に形成されたハンダ層１３とを貼り合せる。なお、このステップＳ５は工程（ｆ）に対応している。

（ステップＳ６）
次に、図７Ｆに示すように、サファイア基板６１を剥離する。より具体的には、サファイア基板６１を上に、支持基板１１を下に向けた状態で、サファイア基板６１側からＫｒＦエキシマレーザを照射して、サファイア基板６１とＬＥＤエピ層４０の界面を分解させることでサファイア基板６１の剥離を行う。サファイア６１はレーザが通過する一方、その下層のＧａＮ（ノンドープ層３６）はレーザを吸収するため、この界面が高温化してＧａＮが分解される。これによってサファイア基板６１が剥離される。

その後、ウェハ上に残存しているＧａＮ（ノンドープ層３６）を、塩酸などを用いたウェットエッチング、ＩＣＰ装置を用いたドライエッチングによって除去し、ｎ型半導体層３５を露出させる。なお、本ステップＳ９においてノンドープ層３６が除去されて、ｐ型半導体層３１、発光層３３、及びｎ型半導体層３５がこの順に積層されてなるＬＥＤ層３０が残存する。

なお、このステップＳ６は工程（ｇ）に対応している。

（ステップＳ７）
次に、図７Ｇに示すように、隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ＩＣＰ装置を用いて絶縁層２１の上面が露出するまでＬＥＤ層３０をエッチングする。これにより、隣接領域のＬＥＤ層３０同士が分離される。なお、このとき絶縁層２１はエッチングストッパー層として機能する。

なお、このエッチング工程では、素子側面を垂直でなく、１０°以上のテーパ角を有する傾斜面とするのが好ましい。このようにすることで、後の工程で絶縁層を形成する際、ＬＥＤ層３０の側面に絶縁層が付着しやすくなり、電流リークを防ぐことができる。

また、ステップＳ７の後、ＬＥＤ層３０の上面にＫＯＨ等のアルカリ溶液で凹凸面を形成するものとしても構わない。これにより、光取り出し面積が増大し、光取り出し効率を向上させることができる。

（ステップＳ８）
次に、図７Ｈに示すように、ｎ型半導体層３５の上面全面に透明電極３８を形成する。より具体的には、ＩＴＯ、ＩＺＯなどの導電性透光性材料をスパッタリング法によって３０ｎｍ〜６００ｎｍの膜厚で成膜する。膜厚を１００〜３００ｎｍとするのがより好ましい。

その後、当該成膜した透光性材料の再結晶化を促すために、ＲＴＡ装置を用いて、窒素雰囲気下中６００℃で５分間の活性化処理（コンタクトアニール）を行う。

このステップＳ８が工程（ｈ）に対応する。

（ステップＳ９）
次に、透明電極３８の上面に給電端子４２を形成する（図１参照）。より具体的には、膜厚１００ｎｍのＣｒと膜厚３μｍのＡｕからなる給電端子４２を形成後、窒素雰囲気中で２５０℃１分間のシンタリングを行う。なお、このステップＳ９は工程（ｉ）に対応している。

その後の工程としては、露出されている素子側面、及び給電端子４２以外の素子上面を絶縁層で覆う。より具体的には、ＥＢ装置にてＳｉＯ_２膜を形成する。なおＳｉＮ膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、支持基板１１の裏面を例えばＡｇペーストにてパッケージと接合して給電端子４２に対してワイヤボンディングを行う。

［別実施形態］
以下、別実施形態について説明する。

〈１〉 上述の実施形態では、保護層１７をサファイア基板６１側に形成したが、支持基板１１側に形成しても構わない。すなわち、図７Ｄに示す構成に代えて、支持基板１１の上層に保護層１７を形成し、その上層にハンダ層１３を形成したものを、ステップＳ８においてサファイア基板６１と貼り合せても構わない。

〈２〉 上述の実施形態では、サファイア基板６１と支持基板１１の両者にハンダ層を形成したが（ハンダ層１３、１５）、どちらか一方にのみハンダ層を形成した後に両基板を貼り合せても構わない。

〈３〉 図１に示した構造、並びに図７Ａ〜図７Ｈ及び図８に示した製造方法は、好ましい実施形態の一例であって、これらの構成やプロセスの全てを備えなければならないというものではない。例えばハンダ層１３とハンダ層１５は、２つの基板の貼り合せを効率的に行うべく形成されたものであって、２基板の貼り合せが実現できるのであればＬＥＤ素子１の機能を実現する上で必ずしも必要なものではない。

反射電極１９は、発光層３３から放射される光の取り出し効率を更に向上させる意味においては備えるのが好適であるが、必ずしも備えなければならないというものではない。保護層１７、ｎ型半導体層３５の表面の凹凸なども同様である。

また、絶縁層２１は、素子分離時のエッチングストッパー層として機能させるために形成したが、必ずしも備えなければならないものではない。ＬＥＤ素子１は、ｎ型半導体層３５の上面全面に透明電極３８を形成する構成としている。従って、発光層３３内を流れる電流を水平方向に広げる目的で、必ずしも給電端子４２の直下に絶縁層２１を設ける必要はない

１ ： 本発明のＬＥＤ素子
２Ａ、２Ｂ、２Ｃ ：検証用素子
１１ ： 支持基板
１３ ： ハンダ層
１５ ： ハンダ層
１７ ： 保護層
１９ ： 反射電極
２０ ： 導電層
２１ ： 絶縁層
３０ ： ＬＥＤ層
３１ ： ｐ型半導体層
３３ ： 発光層
３５ ： ｎ型半導体層
３５Ａ ： ｎ型高濃度層
３６ ： ノンドープ層
３８ ： 透明電極
４０ ： ＬＥＤエピ層
４２ ： 給電端子
６１ ： サファイア基板
９５ ： ｎ型半導体層（ＧａＮ）
９５Ａ ： ｎ型ＧａＮの高濃度領域

Claims (2)

1. 導電体又は半導体で構成された支持基板と、
   前記支持基板の上層に形成された導電層と、
   前記導電層の一部上面に底面を接触して形成された絶縁層と、
   前記導電層の一部上面及び前記絶縁層の一部上面に底面を接触して形成された、ｐ型窒化物半導体で構成される第１半導体層と、
   前記第１半導体層の上層に形成された、窒化物半導体で構成される発光層と、
   前記発光層の上層に形成された、ｎ型窒化物半導体で構成される第２半導体層と、
   前記第２半導体層の上層の全面に形成された透明電極と、
   前記透明電極の一部上面に底面を接触して形成された給電端子を有し、
   前記第２半導体層は、少なくとも前記透明電極と接触する領域が、Ａｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成され、ｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きいことを特徴とするＬＥＤ素子。
2. ｐ型窒化物半導体で構成される第１半導体層、窒化物半導体で構成される発光層、及びｎ型窒化物半導体で構成される第２半導体層を含むＬＥＤ素子の製造方法であって、
   サファイア基板を準備する工程（ａ）と、
   前記サファイア基板の上層に、ｎ型窒化物半導体で構成される前記第２半導体層を形成する工程（ｂ）と、
   前記第２半導体層の上層に、前記発光層、前記第１半導体層を下からこの順に形成する工程（ｃ）と、
   前記第１半導体層の一部上面を覆うように絶縁層を形成する工程（ｄ）と、
   露出している前記第１半導体層の上面及び前記絶縁層の上面を覆うように導電層を形成する工程（ｅ）と、
   前記導電層の上面に、直接又は別の導電層を介して導電体又は半導体で構成された支持基板の底面を貼り合せる工程（ｆ）と、
   前記支持基板を底面、前記サファイア基板を上面に位置させた状態で、上方からレーザを照射して前記サファイア基板を剥離して前記第２半導体層の上面を露出させる工程（ｇ）と、
   前記第２半導体層の上層に、前記第２半導体層の上面を完全に覆うように透明電極を形成する工程（ｈ）と、
   前記透明電極の上層の所定箇所に給電端子を形成する工程（ｉ）を有し、
   前記工程（ｂ）は、少なくとも前記サファイア基板と接触する領域に対して、ｎ型不純物濃度が１×１０^１９／ｃｍ^３より大きいＡｌ_ｎＧａ_１−ｎＮ（０＜ｎ＜１）で構成される前記第２半導体層を形成する工程であることを特徴とするＬＥＤ素子の製造方法。