JP2014045167A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明の実施形態は、長期信頼性を向上しうる半導体装置及びその製造方法を提供すること。
【解決手段】実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、を備える。前記第１半導体領域は、第１導電形の領域である。前記第２半導体領域は、前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも低い不純物濃度を有する。前記第３半導体領域は、前記第２半導体領域の上に設けられた第２導電形の領域である。前記第４半導体領域は、前記第３半導体領域の上または前記第３半導体領域の一部に設けられ前記第３半導体領域の格子歪みよりも大きな格子歪みを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置においては、低損失を実現するデバイス構造やデバイス材料が求められる。例えば、炭化珪素（ＳｉＣ）を材料に用いることで、シリコン（Ｓｉ）と比べてオン抵抗を低く、かつ、耐圧を高く設計することができる。半導体基板中には、基底面転位（ＢＰＤ：Basal Plane Dislocation）と称される転位が存在する場合がある。この転位は、特にバイポーラモードでのデバイス動作中に拡張し、デバイスの特性変動が生じ、損失が増大することが分かっている。半導体装置において、転位の拡張は、デバイスの長期信頼性を損なう点から、上記の特性変動を抑制する必要がある。
特開２００９−０６４９７０号公報
本発明の実施形態は、信頼性を向上しうる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、を備える。
前記第１半導体領域は、第１導電形の領域である。
前記第２半導体領域は、前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも低い不純物濃度を有する。
前記第３半導体領域は、前記第２半導体領域の上に設けられた第２導電形の領域である。
前記第４半導体領域は、前記第３半導体領域の上または前記第３半導体領域の一部に設けられ前記第３半導体領域の格子歪みよりも大きな格子歪みを有する。
第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 半導体装置の電流−電圧特性を例示するグラフである。 本実施形態に係る半導体装置の製造方法を例示するフローチャートである。 （ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 （ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。 第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１半導体領域である基板１０と、第２半導体領域である第１エピタキシャル成長層２０と、第３半導体領域である第２エピタキシャル成長層３０と、第４半導体領域である欠陥抑制層４０と、を備える。また、半導体装置１１０は、第１電極であるカソード電極７０と、第２電極であるアノード電極８０とを備える。
このような半導体装置１１０は、例えばＰｉＮダイオードである。
基板１０は、ｎ＋形の半導体領域である。基板１０は、例えばｎ＋形のＳｉＣを含む。本実施形態では、基板１０には六方晶のＳｉＣ（例えば、４Ｈ−ＳｉＣ）が含まれる。基板１０は、例えば昇華法によって作製されたＳｉＣのバルク基板である。
基板１０は第１面１０ａを有する。基板１０の第１面１０ａは、ＳｉＣを含むウェーハの表面である。第１面１０ａは、基板１０と第１エピタキシャル成長層２０との境界面でもある。本実施形態では、基板１０の第１面１０ａは、六方晶のＳｉＣ面である（０００１）面に対して０度よりも大きく８度以下で傾斜している。例えば、基板１０は、２度オフ基板、４度オフ基板及び８度オフ基板などのオフ基板である。ここで、ＳｉＣの基板１０の表面は、Ｓｉ面でも、Ｃ面でもよい。オフ基板である基板１０の内部には、その基底面内に存在する基底面転位が存在する。
基板１０には、ｎ形の不純物がドーピングされており、その不純物濃度は、例えば１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。本実施形態では、約５×１０１８ｃｍ−３である。
第１エピタキシャル成長層２０は、ｎ−形の半導体領域である。第１エピタキシャル成長層２０は、ｎ−形のＳｉＣを含む半導体領域である。第１エピタキシャル成長層２０は、基板１０の第１面１０ａ上に形成され、基板と同等の結晶構造を有する。
第１エピタキシャル成長層２０の厚さは、半導体装置１１０の耐圧特性およびその他の特性の設計により決定され、例えば２００マイクロメートル（μｍ）程度以下である。第１エピタキシャル成長層２０にはｎ形の不純物がドーピングされており、その不純物濃度は、基板１０の不純物濃度よりも低い。第１エピタキシャル成長層２０の不純物濃度は、例えば８×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
第２エピタキシャル成長層３０は、ｐ＋形の半導体領域である。第２エピタキシャル成長層３０は、ｐ＋形のＳｉＣによる半導体領域である。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の上に形成される。
第２エピタキシャル成長層３０の厚さは、例えば数μｍ程度である。第２エピタキシャル成長層３０にはｐ形の不純物がドーピングされており、その不純物濃度は、例えば１×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。
第２エピタキシャル成長層３０の不純物濃度は、厚さ方向に変化していてもよい。例えば、第２エピタキシャル成長層３０の表面（第２エピタキシャル成長層３０の第１エピタキシャル成長層２０とは反対側の面）部分の不純物濃度が最も高く、第２エピタキシャル成長層３０の第１エピタキシャル成長層２０側の面の部分の不純物濃度が最も低くなっていてもよい。
例えば、第２エピタキシャル成長層３０の表面部分の不純物濃度を１×１０１５ｃｍ−３以上２×１０１９ｃｍ−３以下、第２エピタキシャル成長層３０の第１エピタキシャル成長層２０側の面の部分の不純物濃度を１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下にする。不純物濃度の変化は、段階的であっても、連続的であってもよい。このような不純物濃度の変化を設けると、空乏層の広がり部の拡大による逆方向の耐圧向上と、第２エピタキシャル成長層３０とアノード電極８０とのオーミック接続での低コンタクト抵抗との両立が達成される。
第２エピタキシャル成長層３０は、例えば第１エピタキシャル成長層２０の上の一部に設けられている。すなわち、第２エピタキシャル成長層３０は、メサ形に形成されている。
第１エピタキシャル成長層２０の第２エピタキシャル成長層３０の側（ｐｎ接合界面側）の不純物濃度を基板１０側の不純物濃度よりも高くしてもよい。これにより、逆方向電圧印加時に周辺部ではなく素子中央部（活性領域部）に電界を集中させて、周辺部分での構造のアンバランスによる局所的な電界集中を緩和する。その結果、デバイスの信頼性が高まる。
欠陥抑制層４０は、第２エピタキシャル成長層３０の上に設けられる。欠陥抑制層４０は、ｐ形の半導体領域で第２エピタキシャル成長層３０の一部に設けられていてもよい。欠陥抑制層４０は、第２エピタキシャル成長層３０の格子歪みよりも大きな格子歪みを有する。欠陥抑制層４０は、第２エピタキシャル成長層３０に含まれる不純物とは異なる不純物を含む。欠陥抑制層４０に含まれる不純物は、導電性を示す不純物の他に不活性元素が含まれていてもよい。欠陥抑制層４０の母体半導体がＳｉＣの場合、欠陥抑制層４０に含まれる不純物は、例えばアルゴン（Ａｒ）、シリコン（Ｓｉ）及び炭素（Ｃ）などである。
欠陥抑制層４０は、例えば第２エピタキシャル成長層３０の表面部分にイオン注入を行うことによって形成される。第２エピタキシャル成長層３０の表面部分にイオン注入が行われると、第２エピタキシャル成長層３０の結晶に格子歪みが加わる。格子歪みは、結晶中に多くの原子が入り込むことによって発生する引っ張り応力によって形成される歪みである。この格子歪みが加わった部分が欠陥抑制層４０になる。すなわち、欠陥抑制層４０の格子歪みは、第２エピタキシャル成長層３０の格子歪みよりも大きい。
ここで、格子歪みは、例えばラマン分光分析やＴＥＭ（Transmission Electron Microscope）によって測定される。
このように、欠陥抑制層４０は、少なくとも第２エピタキシャル成長層３０にイオン注入が行われることで形成される領域であるため、欠陥抑制層４０の不純物濃度は、第２エピタキシャル成長層３０の不純物濃度（複数の不純物が含まれる場合はその合計の不純物濃度）よりも高い。例えば、欠陥抑制層４０の不純物濃度は、第２エピタキシャル成長層３０の不純物濃度に対して３桁以上高い。例えば、第２エピタキシャル成長層３０の不純物濃度が１×１０１６ｃｍ−３以上５×１０１９ｃｍ−３程度であるのに対し、欠陥抑制層４０の不純物濃度は、５×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下程度である。
欠陥抑制層４０は、第２エピタキシャル成長層３０の上から第１エピタキシャル成長層２０の上にかけて設けられていてもよい。欠陥抑制層４０が第２エピタキシャル成長層３０の上から第１エピタキシャル成長層２０の上にかけて設けられていることにより、半導体装置１１０の信頼性がより向上する。例えば、オフ基板におけるオフ角度が小さいほど、ｐｎジャンクション界面に現れる基底面の数は減る。しかし、pｎジャンクションの表面に基底面が露出していなくても、ｐｎジャンクション界面の下部に存在する基底面転位が拡張し特性劣化が起こる。このため、欠陥抑制層４０を、第２エピタキシャル成長層３０の上から第１エピタキシャル成長層２０の上にかけた、できるだけ広い範囲に設けることで、オフ角度が小さい場合でも基底面転位の拡張が十分に抑制される。
メサ形に形成された第２エピタキシャル成長層３０の周りの第１エピタキシャル成長層２０の上には、終端構造領域５１が設けられる。終端構造領域５１は、例えば第２エピタキシャル成長層３０の周りを連続して囲むように設けられる。また、終端構造領域５１の周りの第１エピタキシャル成長層２０の上には、終端構造領域５１とは離間してチャネルストッパ層５３が設けられる。チャネルストッパ層５３は、例えば終端構造領域５１の周りを囲むように設けられる。
終端構造領域５１は、例えばｐ-形の半導体領域である。終端構造領域５１は、例えばＪＴＥ（Junction Termination Extension）である。終端構造領域５１は、ＪＴＥ以外でも、リサーフ層、ＦＬＲ（Field Limiting Ring）及びＦＰ（field plate）であってもよい。終端構造領域５１は、逆バイアス時の終端における電界集中を緩和して耐圧の向上を図る。
基板１０の第１面１０ａとは反対側の第２面１０ｂには、第１電極であるカソード電極７０が設けられる。カソード電極７０は、基板１０と導通する。カソード電極７０は、基板１０とオーミック接続している。また、欠陥抑制層４０の上には、第２電極であるアノード電極８０が設けられる。アノード電極８０は、第２エピタキシャル成長層３０と導通する。アノード電極８０は、欠陥抑制層４０及び第２エピタキシャル成長層３０とオーミック接続している。
このような半導体装置１１０において、基板１０は、ＰｉＮダイオードのＮ（ｎ形半導体領域）である。第１エピタキシャル成長層２０は、ＰｉＮダイオードのｉ（真性半導体領域）である。第２エピタキシャル成長層３０及び欠陥抑制層４０は、ＰｉＮダイオードのＰ（ｐ形半導体領域）である。
次に、半導体装置１１０の動作について説明する。
先ず、半導体装置１１０のカソード電極７０に対してアノード電極８０が正になるよう(順方向)電圧を印加した場合の動作を説明する。順方向電圧を印加した場合、ｐ＋形の第２エピタキシャル成長層３０と、ｎ−形の第１エピタキシャル成長層２０と、の界面に存在するｐｎ接合面を介してビルトインポテンシャルを超えた電子及びホールが流れる。これにより、半導体装置１１０に電流が流れる（順方向動作）。
次に、半導体装置１１０のカソード電極７０に対してアノード電極８０が負になるよう(逆方向)電圧を印加した場合の動作を説明する。逆方向電圧を印加した場合、ｐｎ接合面の主にｉ層側に空乏層が広がり、半導体装置１１０に電流はほとんど流れない（逆方向動作）。
ここで、半導体装置１１０の順方向動作において、さらに連続して順方向電圧を印加し続けた場合の動作を説明する。半導体装置１１０には、第２エピタキシャル成長層３０の上に欠陥抑制層４０が設けられている。欠陥抑制層４０の結晶内部には、格子歪みを持った領域が含まれる。欠陥抑制層４０がこのような格子歪みを持っていることにより、結晶基底面内に格子歪みによる応力が作用する。これにより、順方向電圧を印加し続けた際、結晶基底面（六方晶の場合には、Ｓｉ面であれば（０００１）面、Ｃ面であれば（０００−１）面、立方晶の場合には（１１１面））に存在する基底面転位を基点とした積層欠陥の発生が抑制される。
半導体装置１１０では、積層欠陥が発生した場合に起こるオン電圧の上昇及び破壊電界強度が抑制される。したがって、半導体装置１１０では、オン電圧の上昇及び耐圧の劣化が長期間にわたり抑制される。
図２は、半導体装置の電流−電圧特性を例示する図である。
図２には、本実施形態に係る半導体装置１１０の電流（Ｉ）−電圧（Ｖ）特性と、参考例に係る半導体装置１９０のＩ−Ｖ特性と、が表されている。
参考例に係る半導体装置１９０は、本実施形態に係る半導体装置１１０の欠陥抑制層４０を備えていない。半導体装置１９０のその他の構成は半導体装置１１０と同様である。
図２に表したように、本実施形態に係る半導体装置１１０では、参考例に係る半導体装置１９０に比べてある電流を流すために必要な電圧値が小さくて済む。つまり、半導体装置１１０は、半導体装置１９０に比べてオン電圧が低い。
半導体装置１１０及び１９０の基板１０には、基底面転位と称される転位が存在する。そして、この転位はデバイス動作中に拡張する。このため、オン電圧の増大や、耐圧の劣化の原因になる。
理由としては、以下の機構が推察される。ＳｉＣの基板１０としては六方晶を用いた場合、基板１０内には(０００１)面に存在する基底面転位と呼ばれる結晶欠陥が存在する。ＳｉＣの基板１０の上にＳｉＣのエピタキシャル成長をする場合には、結晶の切り出し面を(０００１)面から数度ずらし、ステップフロー成長を行うのが一般的である。
その際にＳｉＣの基板１０の第１面１０ａからＳｉＣのエピタキシャル成長層（第１エピタキシャル成長層２０及び第２エピタキシャル成長層３０）に基底面転位が伝播する。さらに、電流ストレスを印加した際に、基底面転位が拡張して積層欠陥が形成される。形成された積層欠陥は、高抵抗領域となって素子の順方向特性を劣化させる。
特に、高耐圧デバイスの場合には、基板１０の第１面１０ａ上にエピタキシャル成長させる層の厚さが厚いことから、積層欠陥の形成される領域が大きくなりやすい。つまり、高耐圧デバイスでは、順方向特性の劣化が著しく起こると考えられる。
本実施形態のように、半導体装置１１０に欠陥抑制層４０が設けられていると、欠陥抑制層４０に設けられた格子歪みによる応力が基底面内に作用する。これにより、順方向電圧を印加し続けた際、結晶基底面に存在する基底面転位を基点とした積層欠陥の発生が抑制される。したがって、欠陥抑制層４０を備えた半導体装置１１０では、欠陥抑制層４０を備えていない半導体装置１９０に比べて、積層欠陥の発生が抑制され、オン電圧の低減が達成される。
欠陥抑制層４０は、基底面転位を基点とした積層欠陥の発生を抑制することから、基底面転位の位置や密度に応じて必要な位置に設けるようにしてもよい。例えば、欠陥抑制層４０は、第１エピタキシャル成長層１０及び第２エピタキシャル成長層３０の一部分に設けられていても、全体に設けられていても、複数箇所に設けられていてもよい。これにより、不必要なイオン注入を回避し、不要な特性の劣化が防止される。
ここで、半導体装置１１０の欠陥抑制層４０は格子歪みを有するため、格子歪みのない理想的な半導体材料の物性を保てない可能性がある。しかしながら、半導体装置１１０においてジャンクション界面は素子内部のｐｎ接合界面である。このため、半導体装置１１０の表面部分である欠陥抑制層４０に設けられた格子歪みによる静特性及び動特性などのデバイス特性との関係性は極めて薄いと考えられる。したがって、半導体装置１１０の構造によれば、他の特性を劣化させずオン電圧及び耐圧が長期間維持される。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。
なお、本実施形態では、ＳｉＣを用いたバイポーラダイオード（ＰｉＮダイオード）の製造方法について説明する。
図３は、本実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図４（ａ）〜図５（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図３に表したように、本実施形態に係る半導体装置の製造方法は、第１エピタキシャル成長層の形成（ステップＳ１０１）、第２エピタキシャル成長層の形成（ステップＳ１０２）及び欠陥抑制層の形成（ステップＳ１０３）を備える。
以下、図４（ａ）〜図５（ｃ）に沿って図３に表した半導体装置の製造方法の具体例を説明する。
先ず、図４（ａ）に表したように、昇華法などで作製されたＳｉＣのバルクの基板１０を用意する。基板１０内のドーピング濃度は約１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。本実施形態では、基板１０のドーピング濃度が５×１０１８ｃｍ−３の場合を例にする。基板１０はｎ＋形である。
次に、基板１０の第１面１０ａ上に、ｎ−形の第１エピタキシャル成長層２０を形成する。第１エピタキシャル成長層２０は、第１面１０ａの上に例えばエピタキシャル成長法によって形成される。ｎ−形の第１エピタキシャル成長層２０のドーピング濃度及び厚さは、素子の耐圧及びその他の特性により設計される。例えば、ドーピング濃度は、約８×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下、厚さは、約５μｍ以上約２００μｍ以下である。なお、第１エピタキシャル成長層２０のドーピング濃度及び厚さにより、基板１０と第１エピタキシャル成長層２０との間にｎ形の導電形を有するバッファ層（図示せず）を形成してもよい。バッファ層のドーピング濃度は、例えば約５×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下、バッファ層の厚さは、数μｍから数十μｍ程度でよい。バッファ層は、基板１０の第１面１０ａ上にエピタキシャル成長法によって形成してもよい。
次に、第１エピタキシャル成長層２０の上に、ｐ＋形の第２エピタキシャル成長層３０を形成する。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の上に例えばエピタキシャル成長法によって形成される。第２エピタキシャル成長層３０は、ｐｎ接合部分の空乏層の拡がり制御と、表面部のコンタクト抵抗の低減と、を目的とするため、狙い特性に見合った成長条件によって形成される。第２エピタキシャル成長層３０のドーピング濃度は、例えば１×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下、第２エピタキシャル成長層３０の厚さは、約数μｍである。
なお、第２エピタキシャル成長層３０において、ドーピング濃度を、厚さ方向（基板１０と第１エピタキシャル成長層２０とを結ぶ方向）に変化させてもよい。例えば、第２エピタキシャル成長層３０に対する不純物濃度の条件を変化させて、厚さ方向に意図的にドーピング濃度を変えるようにしてもよい。この場合、第２エピタキシャル成長層３０の表面部分（浅い部分）のドーピング濃度を高く、深い部分のドーピング濃度を低くしてもよい。ドーピング濃度の変化により、第２エピタキシャル成長層３０の不純物濃度の厚さ方向の変化は、段階的であっても、連続的であってもよい。
次に、図４（ｂ）に表したように、第２エピタキシャル成長層３０の中央部にエッチングマスク（図示せず）を作製し、第２エピタキシャル成長層３０をメサ型に加工する。この加工には、ＲＩＥ（Reactive Ion Etching）などのイオン性エッチングを適用する。ＲＩＥでは、例えばフッ素（Ｆ）系及び塩素（Ｃｌ）系のガスを用いたエッチングを行う。第２エピタキシャル成長層３０がエッチングされる部分は、第２エピタキシャル成長層３０の厚さの全てがエッチングされる。これにより、エッチングされずに残った第２エピタキシャル成長層３０の周辺部には、ｎ−形の第１エピタキシャル成長層２０が露出する。
第２エピタキシャル成長層３０をメサ型に加工する場合、１段のメサ型の加工に限定されず、加工条件によって複数段に分けて加工してもよい。
次に、図４（ｃ）に表したように、第２エピタキシャル成長層３０及び第１エピタキシャル成長層２０の表面全体にイオン注入を行う。注入するイオン種には、例えば不活性イオンが用いられる。第２エピタキシャル成長層３０及び第１エピタキシャル成長層２０がＳｉＣの場合、イオン種としてＡｒ、Ｓｉ及びＣなどが候補である。注入濃度は、結晶に歪みを与えるという観点から、母体濃度よりも３桁以上高い濃度にする。イオン注入を行う際の温度は、室温でも高温でもよい。イオン注入の深さは、０．１μｍ以上０．５μｍ以下でよい。
なお、結晶に歪みを与える観点から、上記イオン種として比較的原子半径の大きな燐（Ｐ）やアルミニウム（Ａｌ）を用いてもよい。この際、ドーピングタイプ及び濃度によるデバイス特性の影響を考慮して、例えばカウンタイオン注入を行うことが望ましい。これにより、イオン数が多いことによる歪みの形成とキャリア濃度の調整との両立とを図る。
また、打ち込むイオン種は単一でも複数でもよい。例えば、メサ型に加工した第２エピタキシャル成長層３０には結晶を大きく歪ませるイオン種を注入し、第２エピタキシャル成長層３０の周辺部分には結晶を小さく歪ませるイオン種を注入してもよい。また、オートドーピングが懸念される場合には、後述するＪＴＥを形成した後に欠陥抑制層４０を形成してもよい。
このイオン注入によって、少なくとも第２エピタキシャル成長層３０の上にイオン注入領域４０Ａが形成される。イオン注入領域４０Ａは、後の活性化アニールによって欠陥抑制層４０になる領域である。本実施形態のように、第２エピタキシャル成長層３０及び第１エピタキシャル成長層２０の表面全体にイオン注入を行うと、イオン注入領域４０Ａは、第２エピタキシャル成長層３０の上から第１エピタキシャル成長層２０の上にかけて形成される。
次に、図５（ａ）に表したように、終端構造領域５１の形成を行う。終端構造領域５１としては、例えば、ｐ−形のＪＴＥ、リサーフ層、ガードリング層が挙げられる。本実施形態では、ｐ−形のＪＴＥを形成する。終端構造領域５１を形成するには、先ず、レジストなどの有機材料または絶縁材料にて開口部を有するマスクＭ１を形成し、その開口部を介してイオン注入を行う。ここでは、イオン注入によって、不純物濃度が例えば５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下、厚さが約０．３μｍ以上０．５μｍ以下のＪＴＥを形成する。ＪＴＥは、先に形成したイオン注入領域４０Ａの厚さよりも深く形成することが望ましい。これにより、逆方向電圧印加時の電界集中が起こりにくくなる。
次に、図５（ｂ）に表したように、ｐｎ接合部分の端面へのポテンシャルの拡がり防止する部分として、チャネルストッパ層５３を形成する。チャネルストッパ層５３も終端構造領域５１の形成と同様に、開口部を有するマスクＭ２を形成し、その開口部を介してイオン注入を行う。これにより、終端構造領域５１の周辺にチャネルストッパ層５３を形成する。チャネルストッパ層５３は、終端構造領域５１と離間して形成される。
また、必要に応じて、第２エピタキシャル成長層２０の上部に、コンタクト抵抗を下げるためのイオン注入を行ってもよい。そして、全てのイオン注入が終了した後、活性化アニールを行う。この際、第２エピタキシャル成長層２０及び第３エピタキシャル成長層３０の表面に導入された多量の不活性注入種の粒子配列が起こり、注入されたイオン種が位置する格子の歪みが周辺にも広がる。これにより、基底面内に応力がかかる構造（欠陥抑制層４０）が形成される。
次に、図５（ｃ）に表したように、基板１０の第２面１０ｂにカソード電極７０を形成する。カソード電極７０には、必要に応じて熱処理を施す。その後、第２エピタキシャル成長層３０の上にアノード電極８０を形成する。アノード電極８０には、必要に応じて熱処理を施す。カソード電極７０の材料及びアノード電極８０の材料は、それぞれに接する半導体領域との低抵抗オーミック接合を取ることができる材料が適している。
なお、カソード電極７０及びアノード電極８０と接する半導体領域がＳｉＣであって、カソード電極７０の熱処理温度及びアノード電極８０の熱処理温度に問題が無ければ、アノード電極８０を形成し、その後にカソード電極７０を形成してもよい。また、必要に応じて、基板１０、第１エピタキシャル成長層２０、第２エピタキシャル成長層３０、欠陥抑制層４０、終端構造領域５１及びチャネルストッパ層５３の周りに絶縁膜や有機膜などを形成し、放電防止の役目を持たせるようにしてもよい。これにより、欠陥抑制層４０を備えた半導体装置１１０が完成する。
（第３の実施形態）
次に、第３の実施形態について説明する。
図６は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図６に表したように、第３の実施形態に係る半導体装置１２０は、第１半導体領域である基板１０と、第２半導体領域である第１エピタキシャル成長層２０と、第３半導体領域である第２エピタキシャル成長層３０と、第４半導体領域である欠陥抑制層４０と、第５半導体領域であるソース領域３５と、ゲート絶縁膜６０と、ゲート電極Ｇと、第１電極であるドレイン電極７１と、第２電極であるソース電極８１と、を備える。
すなわち、半導体装置１２０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
基板１０は、例えばｎ＋形のＳｉＣのバルク基板である。第１の実施形態に係る半導体装置１１０と同様、基板１０はオフ基板である。第１エピタキシャル成長層２０は、ｎ−形のＳｉＣを含む半導体領域である。第１エピタキシャル成長層２０は、基板１０の第１面１０ａ上に形成され、所定の結晶構造を有する。
第２エピタキシャル成長層３０は、ｐ形のＳｉＣを含む半導体領域である。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の一部の上に形成され、所定の結晶構造を有する。半導体装置１２０では、複数の第２エピタキシャル成長層３０が設けられる。複数の第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の上で互いに離間して配置される。
ソース領域３５は、ｎ＋形のＳｉＣを含む半導体領域である。ソース領域３５は、第２エピタキシャル成長層３０の一部の上に形成される。ソース領域３５は、第２エピタキシャル成長層３０に例えばイオン注入によって形成される。第２エピタキシャル成長層３０の表面３０ａ側におけるソース領域３５と第１エピタキシャル成長層２０との間は、オン動作時にチャネルが形成される領域である。半導体装置１２０では、複数のソース領域３５が設けられる。複数のソース領域３５のそれぞれは、複数の第２エピタキシャル成長層３０のそれぞれに設けられる。
欠陥抑制層４０は、少なくとも第２エピタキシャル成長層３０の上または一部に設けられる。本実施形態では、欠陥抑制層４０は、第２エピタキシャル成長層３０のソース電極８１と接する部分に設けられる。さらに、欠陥抑制層４０は、ソース領域３５の上または一部に設けられていてもよい。
ゲート絶縁膜６０は、少なくとも第２エピタキシャル成長層３０の表面３０ａ上に設けられる。ゲート絶縁膜６０の上にはゲート電極Ｇが設けられる。ゲート電極Ｇとソース電極８１との間には絶縁膜６１が設けられる。
ソース電極８１は、ソース領域３５と接する。ソース電極８１は、ソース領域３５とオーミック接触する。本実施形態では、ソース電極８１は、第２エピタキシャル成長層３０にも接する。これにより、ソース電極８１は、ＭＯＳＦＥＴのソース領域３５及び第２エピタキシャル成長層３０の共通電極として機能する。
ドレイン電極７１は、基板１０の第２主面１０ｂに接する。ドレイン電極７１は、基板１０とオーミック接続している。
次に、半導体装置１２０の動作について説明する。
ドレイン電極７１に、ソース電極８１に対して正の電圧が印加された状態で、ゲート電極Ｇに閾値以上の電圧が印加されると、第２エピタキシャル成長層３０におけるゲート絶縁膜６０との界面付近に反転層（チャネル）が形成される。これにより、半導体装置１２０はオン状態になり、ドレイン電極７１からソース電極８１へ電流が流れる。
一方、ゲート電極Ｇに印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１２０はオフ状態になって、ドレイン電極７１からソース電極８１へ流れる電流が遮断される。
ＭＯＳＦＥＴである半導体装置１２０では、第１エピタキシャル成長層２０と第２エピタキシャル成長層３０との間にｐｎ接合界面が形成される。このｐｎ接合界面がＭＯＳＦＥＴのボディダイオードとして機能する。
半導体装置１２０において、第２エピタキシャル成長層３０の表面３０ａから所定の深さで欠陥抑制層４０を設けることにより、第１の実施形態に係る半導体装置１１０と同様に、他の特性を劣化させずにオン電圧及び耐圧が長期間維持される。
なお、ＭＯＳＦＥＴにおいては、ゲート絶縁膜６０付近、特にチャネルが形成される領域の不純物は特性に影響を与えることから、この点を考慮して欠陥抑制層４０の形成位置を設計することが望ましい。例えば、チャネルが形成される領域には欠陥抑制層４０を設けないようにする。
（第４の実施形態）
次に、第４の実施形態について説明する。
図７は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図７に表したように、第４の実施形態に係る半導体装置１３０は、第１半導体領域である基板１０と、第２半導体領域である第１エピタキシャル成長層２０と、第３半導体領域である第２エピタキシャル成長層３０と、第４半導体領域である欠陥抑制層４０と、第５半導体領域であるエミッタ領域３６と、ゲート絶縁膜６０と、ゲート電極Ｇと、第１電極であるコレクタ電極７２と、第２電極であるエミッタ電極８２と、を備える。
すなわち、半導体装置１３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１３０では、基板１０の導電形がｐ＋形である点で半導体装置１２０と相違する。半導体装置１３０では、基板１０は、例えばｐ＋形のＳｉＣのバルク基板である。半導体装置１３０において、第１エピタキシャル成長層２０は、ｎ−形のＳｉＣを含む半導体領域である。第１エピタキシャル成長層２０は、ＩＧＢＴのドリフト層になる。
半導体装置１３０において、第２エピタキシャル成長層３０は、ｐ−形のＳｉＣを含む半導体領域である。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の一部の上に形成され、所定の結晶構造を有する。第２エピタキシャル成長層３０は、ＩＧＢＴのベース領域になる。半導体装置１３０では、複数の第２エピタキシャル成長層３０が設けられる。複数の第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の上で互いに離間して配置される。
エミッタ領域３６は、ｎ＋形のＳｉＣを含む半導体領域である。エミッタ領域３６は、半導体装置１２０のソース領域３５に相当する。半導体装置１３０では、複数のエミッタ領域３６が設けられる。複数のエミッタ領域３６のそれぞれは、複数の第２エピタキシャル成長層３０のそれぞれに設けられる。
欠陥抑制層４０は、少なくとも第２エピタキシャル成長層３０の上または一部に設けられる。本実施形態では、欠陥抑制層４０は、第２エピタキシャル成長層３０のソース電極８１と接する部分に設けられる。さらに、欠陥抑制層４０は、エミッタ領域３６の上または一部に設けられていてもよい。
ゲート絶縁膜６０は、少なくとも第２エピタキシャル成長層３０の表面３０ａ上に設けられる。ゲート絶縁膜６０の上にはゲート電極Ｇが設けられる。ゲート電極Ｇは、隣り合う２つの第２エピタキシャル成長層３０の上にゲート絶縁膜６０を介して設けられる。ゲート電極Ｇとエミッタ電極８２との間には絶縁膜６１が設けられる。
エミッタ電極８２は、エミッタ領域３５と接する。エミッタ電極８２は、エミッタ領域３５とオーミック接続する。本実施形態では、エミッタ電極８２は、第２エピタキシャル成長層３０にも接する。これにより、エミッタ電極８２は、ＩＧＢＴのエミッタ領域３６及び第２エピタキシャル成長層３０の共通電極として機能する。
コレクタ電極７２は、基板１０の第２主面１０ｂに接する。コレクタ電極７２は、基板１０とオーミック接続している。
次に、半導体装置１３０の動作について説明する。
コレクタ電極７２に、エミッタ電極８２に対して正の電圧が印加された状態で、ゲート電極Ｇに閾値以上の電圧が印加されると、ベース領域である第２エピタキシャル成長層３０におけるゲート絶縁膜６０との界面付近に反転層（チャネル）が形成される。これにより、電子がエミッタ領域３６からチャネルを介して第２エピタキシャル成長層３０（ベース領域）に注入され、オン状態になる。このときさらに、コレクタ電極７２から正孔が第１エピタキシャル成長層２０（ドリフト領域）に注入される。ドリフト領域に注入された正孔は、ベース領域を通ってエミッタ電極８２へ流れる。半導体装置１３０においては、オン状態のとき、正孔がコレクタ電極７２からドリフト領域に注入され、伝導度変調が生じてドリフト領域の抵抗が低減する。
一方、ゲート電極Ｇに印加される電圧が閾値よりも小さいと、チャネルが消失する。これにより、半導体装置１３０はオフ状態になって、コレクタ電極７２からエミッタ電極８２へ流れる電流が遮断される。
ＩＧＢＴである半導体装置１３０の動作はバイポーラモードであることから、第１の実施形態に係る半導体装置１１０と同様に、基底面転位を基点とした積層欠陥の発生が抑制される。したがって、欠陥抑制層４０を備えた半導体装置１３０では、積層欠陥の発生が抑制され、他の特性を劣化させずにオン電圧及び耐圧が長期間維持される。
なお、ＩＧＢＴもＭＯＳＦＥＴと同様に、ゲート絶縁膜６０付近、特にチャネルが形成される領域の不純物は特性に影響を与えることから、この点を考慮して欠陥抑制層４０の形成位置を設計することが望ましい。例えば、チャネルが形成される領域には欠陥抑制層４０を設けないようにする。
（第５の実施形態）
次に、第５の実施形態について説明する。
図８は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、第５の実施形態に係る半導体装置１４０は、第１半導体領域である基板１０と、第２半導体領域である第１エピタキシャル成長層２０と、第３半導体領域である第２エピタキシャル成長層３０と、第４半導体領域である欠陥抑制層４０と、第１電極であるカソード電極７０と、第２電極であるアノード電極８０と、を備える。
すなわち、半導体装置１４０は、ＭＰＳ（Merged PiN Schottky）ダイオードである。
基板１０は、例えばｎ＋形のＳｉＣのバルク基板である。第１の実施形態に係る半導体装置１１０と同様、基板１０はオフ基板である。第１エピタキシャル成長層２０は、ｎ−形のＳｉＣを含む半導体領域である。第１エピタキシャル成長層２０は、基板１０の第１面１０ａ上に形成され、所定の結晶構造を有する。
第２エピタキシャル成長層３０は、ｐ形のＳｉＣを含む半導体領域である。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の一部の上に形成され、所定の結晶構造を有する。第２エピタキシャル成長層３０は、第１エピタキシャル成長層２０の表面２０ａ側に、所定の間隔で複数設けられている。
アノード電極８０は、オーミック電極８５と、ショットキー電極８６と、を含む。オーミック電極８５は、第２エピタキシャル成長層３０の上に設けられる。オーミック電極８５は、第２エピタキシャル成長層３０とオーミック接続している。
ショットキー電極８６は、オーミック電極８５の上及び第１エピタキシャル成長層２０の表面２０ａを覆うように設けられる。ショットキー電極８６は、第１エピタキシャル成長層２０とショットキー接続している。
カソード電極７０は、基板１０の第２主面１０ｂに接する。カソード電極７０は、基板１０とオーミック接続している。
欠陥抑制層４０は、少なくとも第２エピタキシャル成長層３０の上または一部に設けられる。本実施形態では、欠陥抑制層４０は、第２エピタキシャル成長層３０のオーミック電極８５と接する部分に設けられる。なお、特性に問題がなければ、欠陥抑制層４０は、第２エピタキシャル成長層３０のオーミック電極８５と接する部分から第１エピタキシャル成長層２０の表面２０ａにかけて設けられていてもよい。
次に、半導体装置１４０の動作について説明する。
先ず、半導体装置１４０のカソード電極７０に対してアノード電極８０が正になるよう(順方向)電圧を印加した場合の動作を説明する。順方向電圧を印加した場合、エネルギー障壁を越えた電子が第１エピタキシャル成長層２０からショットキー電極８６（アノード電極８０）に流れる。また、ｐ＋形の第２エピタキシャル成長層３０と、ｎ−形の第１エピタキシャル成長層２０と、の界面に存在するｐｎ接合面を介してビルトインポテンシャルを超えた電子及びホールが流れる。これにより、半導体装置１４０に電流が流れる（順方向動作）。
次に、半導体装置１４０のカソード電極７０に対してアノード電極８０が負になるよう(逆方向)電圧を印加した場合の動作を説明する。逆方向電圧を印加した場合、ショットキー電極８６と第１エピタキシャル成長層２０との界面における第１エピタキシャル成長層２０側に空乏層が広がる。また、ｐｎ接合面の主にｉ層側に空乏層が広がる。これにより、半導体装置１４０に電流はほとんど流れない（逆方向動作）。
ＭＰＳダイオードである半導体装置１４０は、ショットキーバリアダイオードの特性と、ＰｉＮダイオードの特性とを併せ持つ。すなわち、半導体装置１４０は、低いオン電圧及び優れたリカバリ特性を有する。
ＭＰＳダイオードである半導体装置１３０の動作はバイポーラモードであることから、第１の実施形態に係る半導体装置１１０と同様に、基底面転位を基点とした積層欠陥の発生が抑制される。したがって、欠陥抑制層４０を備えた半導体装置１４０では、積層欠陥の発生が抑制され、他の特性を劣化させずにオン電圧及び耐圧が長期間維持される。
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、半導体装置の長期信頼性の向上を達成することができる。
なお、上記に本実施形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。また、前述の各実施形態および各変形例においては、Ｓｉ面またはＣ面上のいずれのデバイスにも適用される。
また、前述の各実施形態では、基板１０、第１エピタキシャル成長層２０、第２エピタキシャル成長層３０として、ＳｉＣを適用する場合を例示したが、これらの材料はＳｉＣに限定されず、基底面により伝播する結晶欠陥、積層欠陥を有する材料であっても適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１０ａ…第１面、１０ｂ…第２面、２０…第１エピタキシャル成長層、３０…第２エピタキシャル成長層、４０…欠陥抑制層、５１…終端構造領域、５３…チャネルストッパ層、７０…カソード電極、８０…アノード電極、１１０，１２０，１３０，１４０，１９０…半導体装置

Claims (10)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも低い不純物濃度を有する第２半導体領域と、
    前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
    前記第３半導体領域の上または前記第３半導体領域の一部に設けられ前記第３半導体領域の格子歪みよりも大きな格子歪みを有する第４半導体領域と、
    を備えた半導体装置。
  2. 前記３半導体領域は、前記第２半導体領域の上の一部に設けられ、
    前記第４半導体領域は、前記第３半導体領域の上から前記第２半導体領域の上にかけて設けられた請求項１記載の半導体装置。
  3. 前記第２半導体領域及び前記第３半導体領域は、エピタキシャル成長によって形成された結晶構造を有する請求項１または２に記載の半導体装置。
  4. 前記第４半導体領域は、前記第３半導体領域に含まれる不純物とは異なる不純物を含む請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第４半導体領域に含まれる前記不純物は、不活性元素を含む請求項４記載の半導体装置。
  6. 前記不純物は、Ａｒ、Ｓｉ及びＣのうち少なくとも１つである請求項５記載の半導体装置。
  7. 前記第４半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１半導体領域、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域は、炭化珪素を含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第１半導体領域は、第１面を有し立方晶の炭化珪素を含む基板であり、
    前記基板の前記第１面は、前記炭化珪素の基底面面に対して０度よりも大きく８度以下で傾斜している請求項１〜８のいずれか１つに記載の半導体装置。
  10. 第１導電形の第１半導体領域の上に、前記第１半導体領域の不純物濃度よりも低い不純物濃度を有する第２半導体領域を形成する工程と、
    前記第２半導体領域の上に、第２導電形の第３半導体領域を形成する工程と、
    前記第３半導体領域にイオン注入を行うことにより、前記第３半導体領域の格子歪みよりも大きな格子歪みを有する第４半導体領域を形成する工程と、
    を備えた半導体装置の製造方法。
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