JP2014038987A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】実施の形態によれば、半導体記憶装置は、表面に半導体層を有する基板と、前記半導体層上の複数のメモリセルと、を持つ。各メモリセルは、トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にN(Nは2以上の自然数)回積層した積層体と、前記積層体上のゲート絶縁膜と、前記ゲート絶縁膜上の制御ゲートと、を含む。前記基板の表面に平行な第1の方向および前記第1の方向に交差する第2の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち第2層目以降のいずれかのフローティングゲートの頂面の寸法は、最下層のフローティングゲートの底面の寸法よりも小さい。
【選択図】図2
Description
(a)装置構成
図1は、第1の実施形態によるメモリの構成の一例を示す平面図である。
図1乃至図3に示すメモリの製造方法について図4を参照しながら説明する。
絶縁膜102の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択する。
次いで、RIEなどで導電膜108から絶縁膜102にまでエッチングを行い、図4(b)に示すように、GCパターンを形成する。
(a)装置構成
図5は、第2の実施の形態によるメモリの概略構成を示す断面斜視図である。図5の断面斜視図と本実施形態によるメモリの上面図との関係は、図1と図2との関係と同様であり、図5は、図1のA−A切断線による断面に対応する。この点は、後述する第3および第4の実施の形態についても同様である。
図5および図6に示すメモリの製造方法について図7を参照しながら説明する。
絶縁膜202の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択される。
その後、図7(d)に示すように、再びRIEなどで、少なくとも絶縁膜202が露出するまでエッチングを行う。
(a)装置構成
図9は、第3の実施の形態によるメモリの概略構成を示す断面斜視図である。図2との対比により明らかなように、本実施形態のメモリの特徴は、下層FG303および上層FG305の側面のうち、カラム方向に沿った側壁に酸化物311,312がそれぞれ形成されており、かつ、酸化物312が酸化物311よりも厚く形成されている。その結果、ロウ方向において、上層FG305のサイズは下層FG303のサイズよりも小さい。本実施形態によるメモリのその他の構成は、第1の実施の形態の符号に200を加えたものに相当し、図1および図2に示すメモリと実質的に同一である。
図9および図10に示すメモリの製造方法について図11を参照しながら説明する。
次に、インプラにより、メモリセルMC、絶縁膜307およびGC308の積層体間のアクティブエリアAAに不純物を注入してソース・ドレインとなる拡散層313を形成し、HPよりも薄い数nmの厚さのシリコン酸化膜などの絶縁膜314(図9参照)を、メモリセルMC、絶縁膜307およびGC308の積層体の側壁に形成する。
(a)装置構成
図12は、第4の実施の形態によるメモリの概略構成を示す断面斜視図である。図9との対比により明らかなように、本実施形態のメモリの特徴は、下層FG403の側壁には図9の絶縁膜311のような絶縁膜が形成されておらず、かつ、図9において上層FG305の側壁に形成された酸化物312に代えて、上層FG305の側壁には薄い絶縁膜412が設けられている点にある。本実施形態によるメモリのその他の構成は、第3の実施の形態の符号に100を加えたものに相当し、図9に示すメモリと実質的に同一である。
図12および図13に示すメモリの製造方法について図14を参照しながら説明する。
その後、図14(c)に示すように、素子分離溝ST400をシリコン酸化膜などの絶縁膜410で埋め込み、CMPやWetエッチングなどで上層FG405の上端が露出するまで平坦化を行う。
Claims (8)
- 半導体基板と、
前記半導体基板上の複数のメモリセルと、
を備える半導体記憶装置であって、
各メモリセルは、
第1のトンネル絶縁膜、第1のフローティングゲート、第2のトンネル絶縁膜、第2のフローティングゲートが前記半導体基板の表面に垂直な方向に順次に積層した積層体と、
前記積層体上のゲート絶縁膜と、
前記ゲート絶縁膜上の制御ゲートと、
を含み、
前記積層体は、前記第1および第2のフローティングゲートをそれぞれ周回する第3および第4の絶縁膜を有し、
前記第2のフローティングゲートの材料の酸化速度は、前記第1のフローティングゲートの材料の酸化速度よりも速く、
前記第2のフローティングゲートの頂面の寸法は、前記半導体基板の表面に平行な第1の方向および前記第1の方向に交差する第2の方向において、前記第1のフローティングゲートの底面の寸法よりも小さい、ことを特徴とする半導体記憶装置。 - 表面に半導体層を有する基板と、
前記半導体層上の複数のメモリセルと、
を備える半導体記憶装置であって、
各メモリセルは、
トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にN(Nは2以上の自然数)回積層した積層体と、
前記積層体上のゲート絶縁膜と、
前記ゲート絶縁膜上の制御ゲートと、
を含み、
前記半導体基板の表面に平行な第1の方向および前記第1の方向に交差する第2の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち2層目以降のいずれかのフローティングゲートの頂面の寸法は、最下層のフローティングゲートの底面の寸法よりも小さい、ことを特徴とする半導体記憶装置。 - 前記最下層のフローティングゲートの頂面と2層目のフローティングゲートの底面は、同一のサイズであることを特徴とする請求項2に記載の半導体記憶装置。
- 2層目のフローティングゲートの底面のサイズは前記最下層のフローティングゲートの底面のサイズよりも小さいことを特徴とする請求項2または3に記載の半導体記憶装置。
- 表面に半導体層を有する基板の前記半導体層上に、第1の絶縁膜、第1のフローティングゲート材料、第2の絶縁膜、第2のフローティングゲート材料を順次に形成し、レジストを用いたパターニングにより、前記半導体基板の表面に平行な第1の方向を長手方向として互いに所定間隔だけ離隔した、第1のトンネル絶縁膜、第1のフローティングゲート、第2のトンネル絶縁膜および第2のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
前記ラインアンドスペースパターンのスペース領域に素子分離絶縁膜を形成して活性領域を画定する工程と、
第3の絶縁膜と導電膜とを順次に成膜し、レジストを用いたパターニングにより、前記第1の方向に交差する第2の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
前記第1および第2のフローティングゲートの側面のうち、前記第1および第2の方向の少なくともいずれかと平行な側面を酸化して第1および第2の側面酸化膜をそれぞれ成膜する工程と、
前記活性領域に不純物拡散層を形成する工程と、
を備え、
前記第1のフローティングゲート材料の酸化速度は、前記第2のフローティングゲート材料の酸化速度より速い、ことを特徴とする半導体記憶装置の製造方法。 - 表面に半導体層を有する基板の前記半導体層上に、第1の絶縁膜、第1のフローティングゲート材料、第2の絶縁膜、第2のフローティングゲート材料を順次に形成し、レジストを用いた第1のパターニングにより、前記半導体基板の表面に平行な第1の方向を長手方向として互いに所定間隔だけ離隔した、第1のトンネル絶縁膜、第1のフローティングゲート、第2のトンネル絶縁膜および第2のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
前記ラインアンドスペースパターンのスペース領域に素子分離絶縁溝を形成して活性領域を画定する工程と、
第3の絶縁膜と導電膜とを順次に成膜し、レジストを用いた第2のパターニングにより、前記第1の方向に交差する第2の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
前記第2のフローティングゲートの側壁のうち、前記第1および第2の方向の少なくともいずれかに沿って第4の絶縁膜を形成する工程と、
前記第素子分離絶縁溝に素子分離絶縁膜を形成する工程と、
前記活性領域に不純物拡散層を形成する工程と、
を備える半導体記憶装置の製造方法。 - 前記素子分離絶縁膜は、前記ゲート絶縁膜および前記コントロールゲートの形成前に形成され、
前記第2のパターニングは、その停止位置が前記第2のフローティングゲートの上端よりも下から前記第1のフローティングゲートの下端よりも上の間になるように制御されたエッチングにより行われる、
ことを特徴とする請求項6に記載の半導体記憶装置の製造方法。 - 前記第1のパターニングは、その停止位置が前記第2のフローティングゲート材料の上端よりも下から前記第1のフローティングゲート材料の下端よりも上の間になるように制御されたエッチングにより行われ、
前記素子分離絶縁溝は、前記第4の絶縁膜の形成後に形成され、
前記第3の絶縁膜および前記導電膜は、前記素子分離絶縁膜の形成後に成膜される、
ことを特徴とする請求項6に記載の半導体記憶装置の製造方法。
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---|---|---|---|---|
US9082654B2 (en) * | 2013-05-30 | 2015-07-14 | Rohm Co., Ltd. | Method of manufacturing non-volatile memory cell with simplified step of forming floating gate |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US6455440B1 (en) * | 2001-07-13 | 2002-09-24 | Macronix International Co., Ltd. | Method for preventing polysilicon stringer in memory device |
JP2005108915A (ja) * | 2003-09-29 | 2005-04-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2011114034A (ja) * | 2009-11-24 | 2011-06-09 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3964828B2 (ja) * | 2003-05-26 | 2007-08-22 | 株式会社東芝 | 半導体装置 |
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JP5164405B2 (ja) | 2006-03-21 | 2013-03-21 | 株式会社半導体エネルギー研究所 | 不揮発性半導体記憶装置 |
JP2008071827A (ja) * | 2006-09-12 | 2008-03-27 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
JP2008192991A (ja) * | 2007-02-07 | 2008-08-21 | Toshiba Corp | 半導体装置 |
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JP2011142246A (ja) | 2010-01-08 | 2011-07-21 | Toshiba Corp | 半導体記憶装置 |
JP2014036048A (ja) * | 2012-08-07 | 2014-02-24 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016155A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US6455440B1 (en) * | 2001-07-13 | 2002-09-24 | Macronix International Co., Ltd. | Method for preventing polysilicon stringer in memory device |
JP2005108915A (ja) * | 2003-09-29 | 2005-04-21 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2011114034A (ja) * | 2009-11-24 | 2011-06-09 | Toshiba Corp | 半導体記憶装置 |
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