JP2014038987A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】セル間干渉効果を低減できる半導体記憶装置およびその製造方法を提供する。
【解決手段】実施の形態によれば、半導体記憶装置は、表面に半導体層を有する基板と、前記半導体層上の複数のメモリセルと、を持つ。各メモリセルは、トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、前記積層体上のゲート絶縁膜と、前記ゲート絶縁膜上の制御ゲートと、を含む。前記基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち第２層目以降のいずれかのフローティングゲートの頂面の寸法は、最下層のフローティングゲートの底面の寸法よりも小さい。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置は、大容量化のニーズに伴い、縦方向（膜厚等）、横方向（配線幅やスペース幅等）ともに微細化が進められている。
縦方向の微細化として、トンネル酸化膜の等価酸化膜厚を２つに分け、一つは従来のトンネル酸化膜と同じ位置に配置し、もう一つは、従来のフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ：以下、適宜「ＦＧ」と略称する）を２つに分断する位置に配置する積層ＦＧという構造が提案されている。
しかしながら、横方向の微細化において単純に素子をシュリンクしようとすると、隣接するＦＧ−ＦＧ間の寄生容量、または、隣接するＦＧ−アクティブエリア（Ａｃｔｉｖｅ Ａｒｅａ）ＡＡ間の寄生容量により、メモリセルの閾値が見かけ上、上昇して見えるセル間干渉（Ｙｕｐｉｎ／Ｅｎｄａ）効果という現象が生じ、このような限界に対するブレークスルーは未だ開発されていない。
特開２０１１−１４２２４６号公報
本発明が解決しようとする課題は、セル間干渉効果を低減できる半導体記憶装置およびその製造方法を提供することである。
実施の形態によれば、半導体記憶装置は、表面に半導体層を有する基板と、前記半導体層上の複数のメモリセルと、を持つ。各メモリセルは、トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、前記積層体上のゲート絶縁膜と、前記ゲート絶縁膜上の制御ゲートと、を含む。前記基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち第２層目以降のいずれかのフローティングゲートの頂面の寸法は、最下層のフローティングゲートの底面の寸法よりも小さい。
第１の実施形態によるメモリの構成の一例を示す平面図。 図１に示すメモリの断面斜視図。 図２に示す実施形態の一変形例を示す断面斜視図。 図１乃至図３に示すメモリの製造方法を説明するための断面斜視図。 第２の実施の形態によるメモリの概略構成を示す断面斜視図。 図５に示す実施形態の一変形例を示す断面斜視図。 図５および図６に示すメモリの製造方法を説明するための断面斜視図。 図７（ｂ）に示すハーフエッチングの停止位置と上下層のＦＧのサイズおよび形状との関係を説明する断面図。 第３の実施の形態によるメモリの概略構成を示す断面斜視図。 図９に示す実施形態の一変形例を示す断面斜視図。 図９および図１０に示すメモリの製造方法を説明するための断面斜視図。 第４の実施の形態によるメモリの概略構成を示す断面斜視図。 図１２に示す実施形態の一変形例を示す断面斜視図。 図１２および図１３に示すメモリの製造方法を説明するための断面斜視図。 図１４（ｂ）に示すハーフエッチングの停止位置と上下層のＦＧのサイズおよび形状との関係を説明する断面図。
以下、図面を参照しながら本発明の実施の形態のいくつかについて説明する。なお、以下では、ＮＡＮＤ型フラッシュメモリ（以下、単に、「メモリ」とも言う）を取り挙げて説明するが、本発明はこれに限るものでは決してなく、ＮＡＮＤ型フラッシュメモリ以外のフローティングゲートを有するメモリに適用することができる。
（１）第１の実施形態
（ａ）装置構成
図１は、第１の実施形態によるメモリの構成の一例を示す平面図である。
本実施形態によるメモリは、ロウ方向に延伸するゲートコンダクタ（Ｇａｔｅ Ｃｏｎｄｕｃｔｏｒ：以下、単にＧＣという）１０８と、カラム方向に延伸するビット線ＢＬとを備えている。ＧＣ１０８とビット線ＢＬとは、本実施形態において互いに直交するように交差している。本実施形態において、ＧＣ１０８は例えば制御ゲートに対応する。また、カラム方向は例えば第１の方向に対応し、ロウ方向は例えば第２の方向に対応する。
ＧＣ１０８とビット線ＢＬとの各交点に対応してメモリセルＭＣが設けられている。メモリセルＭＣは、カラム方向に延伸するアクティブエリアＡＡに形成されている。アクティブエリアＡＡおよび素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｉｏｎ）としての絶縁膜１０６は、ともにカラム方向に延伸している。アクティブエリアＡＡおよび絶縁膜１０６は、ロウ方向に所定ピッチだけ離隔して交互に配置され、ストライプ状に設けられている。
ＮＡＮＤ型フラッシュメモリは、カラム方向に直列に接続された複数のメモリセルＭＣから構成されたＮＡＮＤストリングＮＳを備えている。図１には、３つのＮＡＮＤストリングＮＳを表示しているが、通常、多数のＮＡＮＤストリングが設けられている。各ＮＡＮＤストリングＮＳは、選択ゲートＳＧ１を介してビット線ＢＬに接続されており、選択ゲートＳＧ２を介してソースに接続されている。
なお、カラム方向およびロウ方向は、便宜的な呼称であり、これらの呼称は互いに入れ替えても差し支えない。
図２は、図１のＡ−Ａ切断線による断面を矢印ＡＲ１方向から見た断面斜視図である。なお、説明を簡略にするため、以下の断面斜視図ではビットラインＢＬを省略している。
メモリセルＭＣは、半導体基板ＳのアクティブエリアＡＡ上において、ＧＣ１０８およびビットラインＢＬの交点に設けられる。メモリセルＭＣは、半導体基板Ｓの表面側から順に積層された第１絶縁膜１０２、下層ＦＧ１０３、第２絶縁膜１０４、上層ＦＧ１０５を含む。ロウ方向におけるメモリセルＭＣ間の領域が素子分離領域であり、絶縁膜１０６によりＳＴＩが形成される。ＧＣ１０８は、メモリセルＭＣおよび絶縁膜１０６上で間にゲート絶縁膜１０７を介してロウ方向に延在し、カラム方向で互いに所定ピッチで離隔するように形成される。ＧＣ１０８間の領域には、絶縁膜１１５が形成され、その直下の半導体基板Ｓ表面層には、不純物拡散層１１３が形成されている。本実施形態において、第１絶縁膜１０２および第２絶縁膜１０４は共にトンネル絶縁膜に対応する。
下層ＦＧ１０３および上層ＦＧ１０５の側面のうち、ロウ方向に沿った側壁には酸化物１１１，１１２がそれぞれ形成されている。酸化物１１２は酸化物１１１よりも厚くなっている。その結果、カラム方向において、上層ＦＧ１０５のサイズは下層ＦＧ１０３のサイズよりも小さい。
図３は、図２に示す実施形態の一変形例を示す断面斜視図である。図１および図２に示すメモリでは、メモリセルＭＣ、絶縁膜１０７およびＧＣ１０８の積層体間のスペースＳＰ１００は、絶縁膜１１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ１００に、よりカバレッジの悪い絶縁膜１１６が成膜され、これにより、空洞１１７が形成されている。
（ｂ）製造方法
図１乃至図３に示すメモリの製造方法について図４を参照しながら説明する。
先ず、半導体基板Ｓ上に絶縁膜１０２、下層ＦＧ１０３、絶縁膜１０４および上層ＦＧ１０５を順次に形成する。
絶縁膜１０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択する。
下層ＦＧ１０３および上層ＦＧ１０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態の製造方法の特徴点の一つとして、上層ＦＧ１０５の材料を、下層ＦＧ１０３よりも酸化速度が速い材料を選択する。
絶縁膜１０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。
次に、上層ＦＧ１０５上に、ハードマスク（図示せず）および素子分離を形成するためのレジスト（図示せず）を形成した後、フォトリソグラフィによって所望のＡＡパターンを形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などでエッチングすることで素子分離溝ＳＴ１００（図４（ａ）参照）を形成し、素子分離溝ＳＴ１００をシリコン酸化膜などの絶縁膜１０６で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やＷｅｔエッチングなどで上層ＦＧ１０５の上端が露出するまで平坦化を行う。
続いて、絶縁膜１０７および導電膜１０８、ハードマスクＨＭ１０９および、ＧＣパターンを形成するためのレジストＲＧ１１０を順次に成膜した後、フォトリソグラフィにより、図４（ａ）に示すように、所望のＧＣパターンを形成する。
絶縁膜１０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。また、導電膜１０８の材料は、例えばｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから選択する。
次いで、ＲＩＥなどで導電膜１０８から絶縁膜１０２にまでエッチングを行い、図４（ｂ）に示すように、ＧＣパターンを形成する。
次に、熱酸化またはプラズマ酸化などを用いて、図４（ｃ）に示すように、下層ＦＧ１０３および上層ＦＧ１０５のロウ方向に沿った側壁を酸化する。この際、上層ＦＧ１０５の材料は、下層ＦＧ１０３の材料よりも酸化速度が速いため、上層ＦＧ１０５の側壁に形成される酸化物１１２の膜厚は、下層ＦＧ１０３の側壁に形成される酸化物１１１の膜厚に比べ、厚くなる。
例として、上層ＦＧ１０５をＰ−ｄｏｐｅｄポリシリコンで形成し、下層ＦＧ１０３をＢ−ｄｏｐｅｄポリシリコンで形成し、図４（ｂ）に示す、ＧＣ１０８、メモリセルＭＣ、および絶縁膜１０７の積層体形成およびＲＩＥ工程の後に、１００℃〜４００℃の酸化雰囲気で加熱した場合を取り挙げる。
ｎ型半導体であるＰ−ｄｏｐｅｄポリシリコンの方が、ｐ型半導体であるＢ−ｄｏｐｅｄポリシリコンに比べ、電子キャリア数が多いため、電子を酸素に供給して酸化しやすい。そのため、上層のＰ−ｄｏｐｅｄポリシリコンの方が下層のＢ−ｄｏｐｅｄポリシリコンよりも酸化速度が速く、側壁に形成されるシリコン酸化膜も、上層ＦＧ１０５のＰ−ｄｏｐｅｄポリシリコンの方が下層ＦＧ１０３のＢ−ｄｏｐｅｄポリシリコンよりも厚くなる。その結果、上層ＦＧ１０５のカラム方向のサイズは、下層ＦＧ１０３のカラム方向のサイズよりも小さくなる。
次に、インプラによりＧＣ１０８間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層１１３を形成し、図４（ｄ）に示すように、ＧＣ１０８間のピッチの半分（以下、「ＨＰ」という）よりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜１１４を、メモリセルＭＣ、絶縁膜１０７およびＧＣ１０８の積層体の側壁に形成する。
最後に、シリコン酸化膜などの絶縁膜１１５で絶縁膜１１４間のスペースＳＰ１００を埋め込むことにより、図２に示すメモリが提供される。また、絶縁膜１１５でスペースＳＰ１００を埋め込む代わりに、よりカバレッジの悪い絶縁膜１１６を成膜することで、空洞１１７を形成してもよい。これにより、図３に示す変形例のメモリが提供される。
（２）第２の実施の形態
（ａ）装置構成
図５は、第２の実施の形態によるメモリの概略構成を示す断面斜視図である。図５の断面斜視図と本実施形態によるメモリの上面図との関係は、図１と図２との関係と同様であり、図５は、図１のＡ−Ａ切断線による断面に対応する。この点は、後述する第３および第４の実施の形態についても同様である。
図２との対比により明らかなように、本実施形態のメモリの特徴は、下層ＦＧ２０３の側壁には図２の絶縁膜１１１のような絶縁膜が形成されておらず、かつ、図２において上層ＦＧ１０５の側壁に形成された酸化物１１２に代えて、上層ＦＧ２０５の側壁からハードマスクＨＭ２０９の頂面に至るまで一体形成された絶縁膜２１１を備える点にある。本実施形態によるメモリのその他の構成は、第１の実施の形態の符号に１００を加えたものに相当し、図１および図２に示すメモリと実質的に同一である。
図６は、図５に示す実施形態の一変形例を示す断面斜視図である。図５に示すメモリでは、メモリセルＭＣ、絶縁膜２０７およびＧＣ２０８の積層体間のスペースＳＰ２００が絶縁膜２１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ２００の側壁に、よりカバレッジの悪い絶縁膜２１６が成膜され、これにより、空洞２１７が形成されている。
（ｂ）製造方法
図５および図６に示すメモリの製造方法について図７を参照しながら説明する。
先ず、半導体基板Ｓ上に絶縁膜２０２、下層ＦＧ２０３、絶縁膜２０４および上層ＦＧ２０５を順次に形成する。
絶縁膜２０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択される。
下層ＦＧ２０３および上層ＦＧ２０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。ただし、本実施形態においては、図２および図３の下層ＦＧ１０３，上層ＦＧ１０５とは異なり、酸化速度の点において、下層ＦＧ２０３および上層ＦＧ２０５の材料に特に差異は必要無い。
絶縁膜２０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
次に、上層ＦＧ２０５上に、ハードマスク（図示せず）および素子分離を形成するためのレジスト（図示せず）を形成した後、フォトリソグラフィによって所望のＡＡパターンを形成し、ＲＩＥなどでエッチングすることで素子分離溝ＳＴ２００（図７（ａ））を形成し、素子分離溝ＳＴ２００をシリコン酸化膜などの絶縁膜２０６で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ２０５の上端が露出するまで平坦化を行う。
続いて、絶縁膜２０７および導電膜２０８、ハードマスクＨＭ２０９および、ＧＣパターンを形成するためのレジストＲＧ２１０を順次に成膜した後、フォトリソグラフィにより、図７（ａ）に示すように、所望のＧＣパターンを形成する。
絶縁膜２０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。また、導電膜２０８の材料は、例えばｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから選択される。
次に、図７（ｂ）に示すように、ＲＩＥなどで、上層ＦＧ２０５の上端よりも下から下層ＦＧ２０３の下端よりも上の間のいずれかの位置に至るまでハーフエッチングを行い、さらに、図７（ｃ）に示すように、数ｎｍ程度とＨＰよりも薄い厚さの絶縁膜２１１を全面に成膜する。
このように、ハーフエッチングを止める位置を上層ＦＧ２０５の上端よりも下から下層ＦＧ２０３の下端よりも上の間になるように制御することにより、下層ＦＧ２０３の底面のカラム方向における幅に変更を加えることなく上層ＦＧ２０５の頂面のカラム方向における幅を狭くすることができる。その結果、セル間干渉効果を低減することができる。本実施形態において、絶縁膜２１１は例えば第４の絶縁膜に対応する。
その後、図７（ｄ）に示すように、再びＲＩＥなどで、少なくとも絶縁膜２０２が露出するまでエッチングを行う。
その後は、図７（ｅ）に示すように、第１の実施の形態と同様に、不純物のインプラ注入でソース・ドレインとなる拡散層２１３を形成し、数ｎｍ程度とＨＰよりも薄い厚さのシリコン酸化膜などで絶縁膜２１４を側壁に形成する。最後に、シリコン酸化膜などの絶縁膜２１５でメモリセルＭＣ、絶縁膜２０７およびＧＣ２０８の積層体間のスペースＳＰ２００を埋め込むことにより、図５に示すメモリが提供される。また、絶縁膜２１５でスペースＳＰ２００を埋め込む代わりに、よりカバレッジの悪い絶縁膜２１６を成膜することで、空洞２１７を形成しても良い。これにより、図６に示す変形例のメモリが提供される。
本実施形態においては、上層ＦＧ２０５の上端から下層ＦＧ２０３の下端までの間でハーフエッチングを止める位置に応じて上層ＦＧ２０５および下層ＦＧ２０３のサイズおよび形状が変化する。この点について図８を参照しながら具体的に説明する。
図８（ａ）乃至（ｄ）は、いずれも２重ＦＧ構造のメモリをビット線に平行な（カラム方向の）切断線に沿って切断した断面図である。図８（ａ）に示すメモリは、半導体基板Ｓの直上のトンネル絶縁膜からＧＣに至るまでサイズが同一となっている参考例を示す。図８（ｂ）乃至（ｄ）のいずれの場合も、下層ＦＧ２０３の底面のカラム方向のサイズは図８（ａ）の参考例と同じであるが、上層ＦＧ２０５の頂面のカラム方向のサイズが下層ＦＧ２０３の底面のカラム方向のサイズより小さくなっている。
図８（ｂ）乃至（ｄ）は、本実施形態によるメモリの実施例を示し、図７（ｂ）に示す工程においてハーフエッチングの停止位置を変更させた場合の各例を示す。図８（ｂ）は、上層ＦＧ２０５の上端から下端までの途中でハーフエッチングを停止した場合を示し、図８（ｃ）は、上層の絶縁膜２０４の上端から下端までの途中でハーフエッチングを停止した場合を示し、そして、図８（ｄ）は、下層ＦＧ２０３の上端から下端までの途中でハーフエッチングを停止した場合を示す。
図８（ｂ）の場合は、上層ＦＧ２０５の側壁に段差が生じ、その頂面のカラム方向のサイズとその底面のカラム方向のサイズが異なっている。このため、隣接する上層ＦＧ２０５間で距離ｄだけ離隔している箇所と、距離（ｄ＋Δｄ）だけ離隔している箇所とがある。そして、距離（ｄ＋Δｄ）だけ離隔している箇所がある分だけ、図８（ａ）の参考例よりもセル間干渉効果が小さい。
図８（ｃ）の場合は、上層ＦＧ２０５および下層ＦＧ２０３のいずれについても側壁の段差は無いが、上層ＦＧ２０５のカラム方向のサイズは、下層ＦＧ２０３のカラム方向のサイズよりもΔｄ分だけ小さい。このため、隣接する上層ＦＧ２０５間では距離（ｄ＋Δｄ）だけ離隔しており、Δｄ分だけ図８（ａ）の参考例よりもセル間干渉効果が小さい。
図８（ｄ）の場合は、上層ＦＧ２０５について側壁の段差は無いが、下層ＦＧ２０３の側壁には段差が生じている。このため、上層ＦＧ２０５の頂面および底面のカラム方向のサイズは、下層ＦＧ２０３の頂面のカラム方向のサイズと同一であるが、下層ＦＧ２０３の底面サイズよりも小さくなっている。そして、隣接する上層ＦＧ２０５間では図８（ｃ）と同様に、距離（ｄ＋Δｄ）だけ離隔しており、Δｄ分だけ図８（ａ）の参考例よりもセル間干渉効果が小さい。
図８（ｂ）乃至（ｄ）に示すΔｄの値は、トランジスタ特性に影響を及ぼさない程度まで許容されるが、カラム方向の各端部において、Δｄ／２が下層ＦＧ２０３の底面サイズの約５％〜約２０％の範囲内にあることが望ましい。
（３）第３の実施の形態
（ａ）装置構成
図９は、第３の実施の形態によるメモリの概略構成を示す断面斜視図である。図２との対比により明らかなように、本実施形態のメモリの特徴は、下層ＦＧ３０３および上層ＦＧ３０５の側面のうち、カラム方向に沿った側壁に酸化物３１１，３１２がそれぞれ形成されており、かつ、酸化物３１２が酸化物３１１よりも厚く形成されている。その結果、ロウ方向において、上層ＦＧ３０５のサイズは下層ＦＧ３０３のサイズよりも小さい。本実施形態によるメモリのその他の構成は、第１の実施の形態の符号に２００を加えたものに相当し、図１および図２に示すメモリと実質的に同一である。
図１０は、図９に示す実施形態の一変形例を示す断面斜視図である。図１０に示すメモリでは、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のスペースＳＰ３００は、絶縁膜３１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ３００に、よりカバレッジの悪い絶縁膜３１６が成膜され、これにより、空洞３１７が形成されている。
（ｂ）製造方法
図９および図１０に示すメモリの製造方法について図１１を参照しながら説明する。
先ず、半導体基板Ｓ上に絶縁膜３０２および下層ＦＧ３０３、絶縁膜３０４、上層ＦＧ３０５、ハードマスクＨＭ３０６、レジストＲＧ３０７を形成し、フォトリソグラフィによって図１１（ａ）に示すように、所望のＡＡパターンを形成する。
絶縁膜３０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜から選択する。
下層ＦＧ３０３および上層ＦＧ３０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態では、上層ＦＧ３０５の材料として、下層ＦＧ３０３よりも酸化速度が速い材料を選択する。
絶縁膜３０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
次に、ＲＩＥなどでエッチングすることで素子分離溝ＳＴ３００を形成し、熱酸化またはプラズマ酸化などで、図１１（ｂ）に示すように、下層ＦＧ３０３および上層ＦＧ３０５の側壁を酸化する。この際、上層ＦＧ３０５の材料は、下層ＦＧ３０３より酸化速度が速い材料であるため、上層ＦＧ３０５の側壁に形成される酸化物３１２は、下層ＦＧ３０３の側壁に形成される酸化物３１１に比べ、厚くなる。
例えば、上層ＦＧ３０５をＰ−ｄｏｐｅｄポリシリコン、下層ＦＧ３０３をＢ−ｄｏｐｅｄポリシリコンで形成し、１００℃〜４００℃の酸化雰囲気で加熱すると、ｎ型半導体であるＰ−ｄｏｐｅｄポリシリコンの方が、ｐ型半導体であるＢ−ｄｏｐｅｄポリシリコンに比べ、電子キャリア数が多いため、電子を酸素に供給して酸化しやすく、そのため、酸化速度が速く、側壁に形成されるシリコン酸化膜も、Ｐ−ｄｏｐｅｄポリシリコンの上層ＦＧ３０５の方がＢ−ｄｏｐｅｄポリシリコンの下層ＦＧ３０３よりも厚くなる。
次いで、図１１（ｃ）に示すように、素子分離溝ＳＴ３００をシリコン酸化膜などの絶縁膜３０６で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ３０５の頂面が露出するまで平坦化を行う。
続いて、絶縁膜３０７、導電膜３０８、ハードマスクＨＭ３００、および、ＧＣパターンを形成するレジストＲＧ３１０を成膜した後、図１１（ｄ）に示すように、フォトリソグラフィによって所望のＧＣパターンを形成する。
ここで、絶縁膜３０７はシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸなどから成膜し、導電膜３０８はｎｏｎ−ｄｏｐｅｄまたはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから成膜する。
次に、ＲＩＥなどで導電膜３０８から絶縁膜３０２までを選択的に除去することにより、図１１（ｅ）に示すように、ＧＣパターンを形成する。
次に、インプラにより、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層３１３を形成し、ＨＰよりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜３１４（図９参照）を、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体の側壁に形成する。
最後に、シリコン酸化膜などの絶縁膜３１５でメモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のスペースＳＰ３００を埋め込むことにより、図９に示すメモリが提供される。また、絶縁膜３１５でスペースＳＰ３００を埋め込む代わりに、よりカバレッジの悪い絶縁膜３１６を成膜することで、空洞３１７を形成してもよい。これにより、図１０に示す変形例のメモリが提供される。
（４）第４の実施の形態
（ａ）装置構成
図１２は、第４の実施の形態によるメモリの概略構成を示す断面斜視図である。図９との対比により明らかなように、本実施形態のメモリの特徴は、下層ＦＧ４０３の側壁には図９の絶縁膜３１１のような絶縁膜が形成されておらず、かつ、図９において上層ＦＧ３０５の側壁に形成された酸化物３１２に代えて、上層ＦＧ３０５の側壁には薄い絶縁膜４１２が設けられている点にある。本実施形態によるメモリのその他の構成は、第３の実施の形態の符号に１００を加えたものに相当し、図９に示すメモリと実質的に同一である。
図１３は、図１２に示す実施形態の一変形例を示す断面斜視図である。図１３に示すメモリでは、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のスペースＳＰ４００が絶縁膜４１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ４００の側壁に、よりカバレッジの悪い絶縁膜４１６が成膜され、これにより、空洞４１７が形成されている。
（ｂ）製造方法
図１２および図１３に示すメモリの製造方法について図１４を参照しながら説明する。
先ず、半導体基板Ｓ上に絶縁膜４０２、下層ＦＧ４０３、絶縁膜４０４、上層ＦＧ４０５、ハードマスクＨＭ４００、レジストＲＧ４００を形成し、フォトリソグラフィによって図１４（ａ）に示すように、所望のＡＡパターンを形成する。
絶縁膜４０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜から選択する。下層ＦＧ４０３および上層ＦＧ４０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態においても、図９および図１０の下層ＦＧ３０３および上層ＦＧ３０５とは異なり、酸化速度の点において、下層ＦＧ４０３および上層ＦＧ４０５の材料に特に差異は必要無い。絶縁膜４０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
次に、ＲＩＥなどで、少なくとも上層ＦＧ４０５の上端よりも下から下層ＦＧ４０３の下端よりも上の間のいずれかの位置に至るまで、ハーフエッチングを行った後、数ｎｍ程度とＨＰの１／２よりも薄い厚さの絶縁膜４１２を成膜し、その後、再びＲＩＥなどで、半導体基板Ｓ中の任意の位置に至るまでエッチングを行い、図１４（ｂ）に示すように、素子分離溝ＳＴ４００を形成する。
このように、ハーフエッチングを止める位置を上層ＦＧ４０５の上端よりも下から下層ＦＧ４０３の下端よりも上の間になるように制御することにより、下層ＦＧ４０３の底面のロウ方向における幅に変更を加えることなく上層ＦＧ４０５の頂面のロウ方向における幅を狭くすることができる。その結果、セル間干渉効果を低減することができる。本実施形態において、絶縁膜４１２は例えば第４の絶縁膜に対応する。
その後、図１４（ｃ）に示すように、素子分離溝ＳＴ４００をシリコン酸化膜などの絶縁膜４１０で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ４０５の上端が露出するまで平坦化を行う。
次いで、絶縁膜４０７、導電膜４０８、ハードマスクＨＭ４１０、および、ＧＣパターンを形成するためのレジストＲＧ４１５を順次に形成した後、フォトリソグラフィにより、図１４（ｄ）に示すように、所望のＧＣパターンを形成する。
絶縁膜４０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸなどから選択する。導電膜４０８は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから形成する。
次に、ＲＩＥなどで導電膜４０８から絶縁膜４０２までを選択的に除去することにより、図１４（ｅ）に示すように、ＧＣパターンを形成する。
次に、インプラにより、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層４１３を形成し、ＨＰよりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜４１４（図１２参照）を、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体の側壁に形成する。
最後に、シリコン酸化膜などの絶縁膜４１５でメモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のスペースＳＰ４００を埋め込むことにより、図１２に示すメモリが提供される。また、絶縁膜４１５でスペースＳＰ４００を埋め込む代わりに、よりカバレッジの悪い絶縁膜４１６を成膜することで、空洞４１７を形成しても良い。これにより、図１３に示す変形例のメモリが提供される。
本実施形態において、図１４（ｂ）に示す工程のハーフエッチングを、上層ＦＧ４０５の上端から下層ＦＧ４０３の下端までの途中で止める位置に応じて上層ＦＧ４０５および下層ＦＧ４０３のサイズおよび形状が変化する。この点について図１５を参照しながら具体的に説明する。
図１５（ａ）乃至（ｄ）は、いずれも２重ＦＧ構造のメモリをＧＣに平行な（ロウ方向の）切断線に沿って切断した断面図である。図１５（ａ）に示す２つのメモリセルは、半導体基板Ｓの直上のトンネル絶縁膜からＧＣに至るまでロウ方向のサイズがそれぞれ同一となっている参考例を示す。
図１５（ｂ）乃至（ｄ）は、本実施形態によるメモリの実施例を示し、図１４（ｂ）に示す工程においてハーフエッチングの停止位置を変更させた場合の各例を示す。図１４（ｂ）は、上層ＦＧ４０５の上端から下端までの途中でハーフエッチングを停止した場合を示し、図１５（ｃ）は、絶縁膜４０４の上端から下端までの途中でハーフエッチングを停止した場合を示し、そして、図１５（ｄ）は、下層ＦＧ４０３の上端から下端までの途中でハーフエッチングを停止した場合を示す。
図１５（ｂ）の場合は、上層ＦＧ４０５の側壁に段差が生じ、その頂面のロウ方向のサイズとその底面のロウ方向のサイズが異なっている。このため、隣接する上層ＦＧ４０５間で距離ｄだけ離隔している箇所と、距離（ｄ＋Δｄ）だけ離隔している箇所とがある。そして、距離（ｄ＋Δｄ）だけ離隔している箇所がある分だけ、図１５（ａ）の参考例よりもセル間干渉効果が小さい。
図１５（ｃ）の場合は、上層ＦＧ４０５および下層ＦＧ４０３のいずれについても側壁の段差は無いが、上層ＦＧ４０５のロウ方向のサイズは、下層ＦＧ２０３のカラム方向のサイズよりもΔｄ分だけ小さい。このため、隣接する上層ＦＧ２０５間では距離（ｄ＋Δｄ）だけ離隔しており、Δｄ分だけ図８（ａ）の参考例よりもセル間干渉効果が小さい。
図８（ｄ）の場合は、上層ＦＧ４０５について側壁の段差は無いが、下層ＦＧ４０３の側壁には段差が生じている。このため、上層ＦＧ４０５の頂面および底面のロウ方向のサイズは、下層ＦＧ４０３の頂面のロウ方向のサイズと同一であるが、下層ＦＧ４０３の底面サイズよりも小さくなっている。そして、隣接する上層ＦＧ４０５間では図１５（ｃ）と同様に、距離（ｄ＋Δｄ）だけ離隔しており、Δｄ分だけ図８（ａ）の参考例よりもセル間干渉効果が小さい。
図８（ｂ）乃至（ｄ）に示すΔｄの値は、トランジスタ特性に影響を及ぼさない程度まで許容されるが、ロウ方向の各端部において、Δｄ／２が下層ＦＧ４０３の底面サイズの約５％〜約２０％の範囲内にあることが望ましい。
以上述べた第１乃至第４の実施の形態によるメモリによれば、カラム方向とロウ方向との少なくともいずれかにおいて、上層ＦＧの頂面のサイズが下層ＦＧの底面のサイズよりも小さくなるように形成されるので、下層ＦＧ１０３の底面の幅を、例えば従来の構造と同等にしたままで上層ＦＧの頂面の幅を狭くすれば、サブスレッショルド特性などのトランジスタ特性を維持したままでセル間干渉効果を低減することができる。
また、上述した各変形例によるメモリによれば、ＧＣ間の領域に空洞が形成されているので、ＧＣ間の容量を低減することができる。
以上、本発明の実施の形態のいくつかを説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
例えば上述した実施の形態では、カラム方向およびロウ方向のいずれかについて上層ＦＧの頂面のサイズが下層ＦＧの底面のサイズよりも小さい場合を取り挙げて説明したが、これに限ることなく、カラム方向およびロウ方向の両方について上層ＦＧの頂面のサイズが下層ＦＧの底面のサイズよりも小さい形態も勿論可能である。その場合の製造方法としては、第３の実施の形態と第１および第２の実施の形態との組み合わせ、並びに、第４の実施の形態と第１および第２の実施の形態との組み合わせが可能である。
また、基板として半導体基板を取り挙げて説明したが、これに限ることなく、表面に形成された半導体層を有するものであれば、例えばガラス基板やセラミック基板の上に上述した実施形態のメモリを形成することも勿論可能である。
また、上述の実施の形態では、トンネル絶縁膜とフローティングゲートとが基板上に２回積層されてメモリセルを構成する場合について説明したが、２回の積層に限ることなく、３回以上積層してメモリセルを形成してもよい。その場合は、第２層（Ｎ＝２）以降のいずれかのフローティングゲートの頂面の寸法が、最下層である第１層のフローティングゲートの底面の寸法よりも小さい。
上述の実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０２，２０２，３０２，４０３…（第１のトンネル）絶縁膜、１０３，２０３，３０３，４０３…（第１の）フローティングゲート、１０４，２０４，３０４，４０４…（第２のトンネル）絶縁膜、１０５，２０５，３０５，４０５…（第２の）フローティングゲート、１０７，２０７，３０７，４０７…ゲート絶縁膜、１３１，２３１，３３１，４３１…不純物拡散層、２１１，４１２…（第４の）絶縁膜、ＧＣ１０８，ＧＣ２０８，ＧＣ３０８，ＧＣ４０８…ゲートコンダクタ（制御ゲート）、ＳＰ１００，ＳＰ２００，ＳＰ３００，ＳＰ４００…スペース領域、ＳＴ１００，ＳＴ２００，ＳＴ３００，ＳＴ４００…素子分離絶縁膜、ＡＡ…アクティブエリア（活性領域）、ＭＣ…メモリセル、Ｓ…半導体基板、

Claims (8)

  1. 半導体基板と、
    前記半導体基板上の複数のメモリセルと、
    を備える半導体記憶装置であって、
    各メモリセルは、
    第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜、第２のフローティングゲートが前記半導体基板の表面に垂直な方向に順次に積層した積層体と、
    前記積層体上のゲート絶縁膜と、
    前記ゲート絶縁膜上の制御ゲートと、
    を含み、
    前記積層体は、前記第１および第２のフローティングゲートをそれぞれ周回する第３および第４の絶縁膜を有し、
    前記第２のフローティングゲートの材料の酸化速度は、前記第１のフローティングゲートの材料の酸化速度よりも速く、
    前記第２のフローティングゲートの頂面の寸法は、前記半導体基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向において、前記第１のフローティングゲートの底面の寸法よりも小さい、ことを特徴とする半導体記憶装置。
  2. 表面に半導体層を有する基板と、
    前記半導体層上の複数のメモリセルと、
    を備える半導体記憶装置であって、
    各メモリセルは、
    トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、
    前記積層体上のゲート絶縁膜と、
    前記ゲート絶縁膜上の制御ゲートと、
    を含み、
    前記半導体基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち２層目以降のいずれかのフローティングゲートの頂面の寸法は、最下層のフローティングゲートの底面の寸法よりも小さい、ことを特徴とする半導体記憶装置。
  3. 前記最下層のフローティングゲートの頂面と２層目のフローティングゲートの底面は、同一のサイズであることを特徴とする請求項２に記載の半導体記憶装置。
  4. ２層目のフローティングゲートの底面のサイズは前記最下層のフローティングゲートの底面のサイズよりも小さいことを特徴とする請求項２または３に記載の半導体記憶装置。
  5. 表面に半導体層を有する基板の前記半導体層上に、第１の絶縁膜、第１のフローティングゲート材料、第２の絶縁膜、第２のフローティングゲート材料を順次に形成し、レジストを用いたパターニングにより、前記半導体基板の表面に平行な第１の方向を長手方向として互いに所定間隔だけ離隔した、第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜および第２のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
    前記ラインアンドスペースパターンのスペース領域に素子分離絶縁膜を形成して活性領域を画定する工程と、
    第３の絶縁膜と導電膜とを順次に成膜し、レジストを用いたパターニングにより、前記第１の方向に交差する第２の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
    前記第１および第２のフローティングゲートの側面のうち、前記第１および第２の方向の少なくともいずれかと平行な側面を酸化して第１および第２の側面酸化膜をそれぞれ成膜する工程と、
    前記活性領域に不純物拡散層を形成する工程と、
    を備え、
    前記第１のフローティングゲート材料の酸化速度は、前記第２のフローティングゲート材料の酸化速度より速い、ことを特徴とする半導体記憶装置の製造方法。
  6. 表面に半導体層を有する基板の前記半導体層上に、第１の絶縁膜、第１のフローティングゲート材料、第２の絶縁膜、第２のフローティングゲート材料を順次に形成し、レジストを用いた第１のパターニングにより、前記半導体基板の表面に平行な第１の方向を長手方向として互いに所定間隔だけ離隔した、第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜および第２のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
    前記ラインアンドスペースパターンのスペース領域に素子分離絶縁溝を形成して活性領域を画定する工程と、
    第３の絶縁膜と導電膜とを順次に成膜し、レジストを用いた第２のパターニングにより、前記第１の方向に交差する第２の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
    前記第２のフローティングゲートの側壁のうち、前記第１および第２の方向の少なくともいずれかに沿って第４の絶縁膜を形成する工程と、
    前記第素子分離絶縁溝に素子分離絶縁膜を形成する工程と、
    前記活性領域に不純物拡散層を形成する工程と、
    を備える半導体記憶装置の製造方法。
  7. 前記素子分離絶縁膜は、前記ゲート絶縁膜および前記コントロールゲートの形成前に形成され、
    前記第２のパターニングは、その停止位置が前記第２のフローティングゲートの上端よりも下から前記第１のフローティングゲートの下端よりも上の間になるように制御されたエッチングにより行われる、
    ことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
  8. 前記第１のパターニングは、その停止位置が前記第２のフローティングゲート材料の上端よりも下から前記第１のフローティングゲート材料の下端よりも上の間になるように制御されたエッチングにより行われ、
    前記素子分離絶縁溝は、前記第４の絶縁膜の形成後に形成され、
    前記第３の絶縁膜および前記導電膜は、前記素子分離絶縁膜の形成後に成膜される、
    ことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
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