JP2014030014A5 - - Google Patents

Claims (6)

1. 絶縁表面上のゲート電極と、
   前記ゲート電極と接するゲート絶縁層と、
   前記ゲート絶縁層と接する半導体層と、
   前記半導体層と接するソース電極およびドレイン電極と、を有し、
   前記半導体層は、前記ソース電極または前記ドレイン電極と重ならない部位の膜厚が前記ソース電極または前記ドレイン電極と重なる部位の膜厚より薄い凹部を有し、
   前記凹部の底面から側面への立ち上がり部が湾曲形状を備え、前記ソース電極または前記ドレイン電極の側面と前記凹部の側面との間には段差がない構造とすることを特徴とする半導体装置。
2. 請求項１において、
   前記半導体層表面に対して前記ソース電極側面または前記ドレイン電極側面のなす角度が３０°以上８０°以下であることを特徴とする半導体装置。
3. 請求項１において、
   前記ソース電極および前記ドレイン電極は積層構造を有し、
   前記積層構造の第１の層の側面と第２の層の側面との間には段差がないことを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記半導体層が、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含むこと特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記半導体層上、ソース電極上、およびドレイン電極上の絶縁膜を有し、
   前記絶縁膜は、加熱処理により１×１０^１９［原子／ｃｍ^３］以上の酸素放出が可能な膜を含むことを特徴とする半導体装置。
6. 絶縁表面上にゲート電極を形成する工程と、
   前記ゲート電極と接するゲート絶縁層を形成する工程と、
   前記ゲート絶縁層と接する半導体層を形成する工程と、
   前記半導体層上に導電膜を形成する工程と、
   前記導電膜および前記半導体層に対して選択的に除去処理を行うことで、前記半導体層上にソース電極およびドレイン電極を形成すると共に、前記半導体層に対して底面から側面への立ち上がり部が湾曲形状を有する凹部を形成する工程と、
   前記半導体層の前記凹部ならびに前記ソース電極および前記ドレイン電極を覆う絶縁膜を形成する工程と、を有し、
   前記ソース電極または前記ドレイン電極の側面と前記凹部の側面との間には段差がない構造とし、
   前記除去処理により前記半導体層が１分間あたりに除去される膜厚が、前記半導体層の膜厚の１／１０以上１／３以下であることを特徴とする半導体装置の作製方法。