JP2014022711A - 化合物半導体 - Google Patents
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Abstract
【課題】高電圧駆動素子の為のSiC基板において結晶欠陥の低減が課題となっている。
不純物濃度の高い結晶欠陥の多いベース基板に、ドリフト層として不純物濃度の低いエピタキシャル層を形成する公知の手法では、エピタキシャル層の結晶欠陥がベース基板と同様に多くなってしまうのが現状の課題である。
【解決手段】不純物濃度の低い結晶欠陥の少ない種基板の表面にスマートカット層を設けその表面と、不純物の濃度の高い結晶欠陥の多いベース基板の表面とを貼り合せ、その後にスマートカット層で劈開して基板を分離し、不純物濃度の低い結晶欠陥の少ない面にドリフト層として必要な厚さと濃度のSiC膜をホモエピタタキシャル成長させ、結晶欠陥の少ないドリフト層を有する基板を作成することを特徴とする基板形成方法。
【選択図】図4
不純物濃度の高い結晶欠陥の多いベース基板に、ドリフト層として不純物濃度の低いエピタキシャル層を形成する公知の手法では、エピタキシャル層の結晶欠陥がベース基板と同様に多くなってしまうのが現状の課題である。
【解決手段】不純物濃度の低い結晶欠陥の少ない種基板の表面にスマートカット層を設けその表面と、不純物の濃度の高い結晶欠陥の多いベース基板の表面とを貼り合せ、その後にスマートカット層で劈開して基板を分離し、不純物濃度の低い結晶欠陥の少ない面にドリフト層として必要な厚さと濃度のSiC膜をホモエピタタキシャル成長させ、結晶欠陥の少ないドリフト層を有する基板を作成することを特徴とする基板形成方法。
【選択図】図4
Description
本発明はパワー系化合物半導体、とりわけSiC基板を用いる半導体装置の基板構造と素子構造に関するものである。
図1において、従来から公表されている単結晶SiC基板に形成する縦構造のMOSFETを示す。図1−aはSiC基板1を示す。図1−bはその基板に形成した縦構造のMOSFETの断面図を示す。表面にソース部11、ドレイン部12、ゲート電極13、ゲート膜14、Pウエル15とを設けて、ドレイン部12は縦方向に電流パス16を設けドレイン電極19から電流をとる公知の構造である。NチャンネルMOSFETの事例ではSiC基板はMOSFET周辺がN−層、ソース部11はN+層、ドレイン部12はN層、チャンネル部がP層15から構成される。図1−cはMOSFETがオフの時、すなわちドレインに逆バイアス電圧が印加される場合のP層の空乏層の拡がりを表している。事例では、空乏層到達点18は10μmの深さとなっている。この空乏層到達点までのSiCがN−層からなるドリフト層6であり、その到達点以上のSiCはN++層からなるベース基板2である。SiC基板の厚さは、全体では特性と作業性を考慮して200μmとなっている。
図2において、SiC基板の製造工程の一部を示す。図2−aは1018/cm−3〜1019/cm−3高濃度のP原子をドーピングしたN++層からなるベース基板2である。
これは3Cにおいても4Hにおいても同様である。図2−bは、ベース基板に低濃度のN−層からなるドリフト層6をエピタキシャル成長させた状態である。エピタキシャル成長させたドリフト層のリン濃度は1014/cm−3〜1015/cm−3と低い。
これは3Cにおいても4Hにおいても同様である。図2−bは、ベース基板に低濃度のN−層からなるドリフト層6をエピタキシャル成長させた状態である。エピタキシャル成長させたドリフト層のリン濃度は1014/cm−3〜1015/cm−3と低い。
SiC素子の課題は、SiC基板に結晶欠陥が多くリーク電流の原因となってしまうことである。4H構造のSiC基板においては昇華法と呼ばれる方式で基板を作るために小さな基板口径となっているのが現実で、大口径化するためには結晶欠陥が増加してしまう。また、3C構造のSiC基板においてはSi基板にSiCを成長させ、そのSiCを基板として利用するものである。しかし、SiとSiCとの格子定数の違いにより結晶欠陥が多くなってしまう。このようにSiCにおける結晶欠陥は、Si原子とC原子の大きさが異なること、その規則性により特有な面方位において成長し易く結晶学的にはすべり面が発生し、各種の結晶欠陥が発生し易いことにある。また、3C型、4H型ともベース基板N++層2は低抵抗とするために不純物濃度が極限まで高くする必要がある。ベース基板2の抵抗を出来るだけ小さくしたいためであるが、この不純物濃度を極限まで高くすることにより、結晶欠陥がさらに多くなっている。近年、4H構造の基板、3C構造の基板共に各種工夫により小さい口径の基板においては結晶欠陥が低減されてMOSFETやショットキーダイオードを形成しても実用上問題ないレベルには近づいてきた。しかし、素子コスト低減の為に大口径化が必要でそれに伴う結晶欠陥を減らすためには製造工程は複雑になり、コスト高でこれ以上の工夫はコスト高との背反事項となっている。課題は結晶欠陥が減らせ、簡素でコスト低減ができる基板の作り方にある。
本発明では、上述した不純物濃度に起因する結晶欠陥に着目した低減手法に関するものであり、3C基板にも4H基板にも適用できる手法である。図3に不純物濃度と結晶欠陥との関係を示す。図は3C基板の事例であるが、4H基板においても同様な傾向がある。ベース基板層の抵抗はできるだけ小さくしたいので濃度は極限まで上げることが必要である。具体的な事例では、0.02Ω以下の基板特性を必要とする場合に、P原子の濃度は1018/cm3〜1019/cm3と高い濃度が必要である。これはSiCの分子1万個に対して1個程度のP原子が存在することになり、多くの欠陥が発生し図3のような数値となっている。ベース基板の位置付けは[A]に相当する。一方で、SiC基板上でMOSFETを形成する部分の不純物濃度はN−層であり独立の基板であれば1014/cm3〜1015/cm3と低いので、結晶欠陥は[C]に相当する筈である。しかし、図2に示したような従来構成ではベース基板の結晶欠陥が多い基板の上に成長する為に欠陥密度は[a]に相当するレベルとなってしまう。
図2の様な基板の形成方法ではドリフト層の不純物濃度で結晶欠陥が少なくなる可能性があるのに、実際にはベース基板の結晶欠陥の影響で低減ができないという課題がある。本発明では、ベース基板の結晶欠陥に影響を受けない手法で、ドリフト層を形成できれば結晶欠陥は低くなる可能性がある点に着目したものである。
本発明の構成は、不純物濃度の低い基板を作成して、結晶欠陥を少なくし、その基板の薄片を高濃度のベース基板へ移植し、その後必要な厚さの低濃度エピタキシャル層を成長させるものである。そして移植する薄片の不純物濃度を低濃度エピ層よりもさらに低くしておけば、薄片の結晶欠陥レベルはさらに低くなる。図3において基板濃度を低くしてN−−層として1011/cm3〜1012/cm3とすることにより、結晶欠陥は少なくなり、これは[B]に相当する。この結晶欠陥レベルの基板にエピタキシャル成長ができれば、その濃度が1014/cm3〜1015/cm3であっても欠陥レベルは下地の欠陥が少ないので図2の[b]に相当する結晶欠陥レベルになる。このようにして、ドリフト層の結晶欠陥の水準は[C]に相当する水準よりはさらに低く、[b]に相当水準とすることができる。また、薄片はドリフト層よりも低い不純物濃度となるためにドリフト抵抗の増加が懸念されるが、後のPN層の活性化処理温度が1600℃〜1700℃と高いため、ベース層の高濃度により拡散が発生し、障害とはならない水準となる。
具体的な手順としては、先ずドリフト層で必要な低不純物濃度、或いはさらに低い不純物濃度のSiC基板を作成する。その後、この基板を種基板として、その表面から水素イオンを0.5μmの深さにイオン注入し、スマートカット層を形成する。その後この表面と、別途作成した高濃度SiC基板の表面を貼り合せ、その後、1000℃程度の高温度熱処理により水素イオン注入層であるスマートカット層で剥離をさせる。
これは近年公知となったスマートカット手法により分離技術である。これにより、高濃度のベース基板に低濃度のSiC層が形成される。高濃度層は結晶欠陥が多いが、薄い低濃度の層には結晶欠陥が少ないという構成が実現できる。その後スマートカットで移植された薄い低濃度SiC表面を研磨して、その後必要な厚さである10μmまで低濃度SiC層をエピタキシャル成長させる。エピタキシャル層は結晶欠陥の少ない低不純物濃度層の上に形成される為、結晶欠陥は少ない層が形成される。
これは近年公知となったスマートカット手法により分離技術である。これにより、高濃度のベース基板に低濃度のSiC層が形成される。高濃度層は結晶欠陥が多いが、薄い低濃度の層には結晶欠陥が少ないという構成が実現できる。その後スマートカットで移植された薄い低濃度SiC表面を研磨して、その後必要な厚さである10μmまで低濃度SiC層をエピタキシャル成長させる。エピタキシャル層は結晶欠陥の少ない低不純物濃度層の上に形成される為、結晶欠陥は少ない層が形成される。
上記の事例では種基板としてはドリフト層と同じ程度の低濃度基板を種基板とした事例を示したが、種基板としては不純物濃度が低い基板、或いは不純物を含まない種基板、或いはP−層でも採用することができ、結晶欠陥が一番少ない状態の種結晶基板を使用することができる。移植される層が0.2〜0.3μm以下薄いために基板の後工程である素子形成工程のPN活性化処理中に1600℃〜1700℃にされ、その状態でベース基板のN++層からの不純物拡散によりN−層、或いはN層と同等の不純物濃度となり全工程を通した後では問題が無くなるからである。
高電圧駆動に適したSiC基板の実用化の期待は大きいが、これまで基板の結晶欠陥が制約となってその用途の拡大が制限されている。本発明により、SiC基板の結晶欠陥の低減が実現き、SiC基板の結晶欠陥低減と低コスト化とを同時に実現する構造は画期的である。
図4に本発明の実施例を開示する。図4−aはベース基板となる高濃度SiC基板2である。縦方向に電流を流す基板であるため抵抗を極力低くするために可能な限りの高濃度不純物がドーピングされているN++基板である。この不純物のために低濃度の種基板3に対して結晶欠陥は相対的に多くなっている。図2においては[A]に相当する位置である。図4−bは低濃度のSiC種基板3である。不純物濃度に依存する結晶欠陥を減らすために極力低濃度にされているN−−基板である。図2においては[B]に相当する位置である。図4−cは、種基板に水素イオンを表層から深さ0.5ミクロン程度に注入した状態を表している。水素イオンが蓄積している層をスマートカット層4と称する。図4−dは図4−cの表面と図4−aの表面を活性化の後に貼り合わせた状態を示している。
これは活性化を不活性ガス等のスパッタリングで行い、100気圧を印加して貼り合せたものである。加圧条件は、平坦度や活性化条件で異なるが、近年マイクロマシン加工の要素技術として実用化が進んだ貼り合せ技術を応用することができる。図4−eは貼り合せ後、約1000℃の放置でスマートカット面で劈開させ、表面を研磨した状態である。この状態では、結晶欠陥の多い低抵抗のベース基板2の上に、結晶欠陥の少ない不純物濃度の低いSiC膜5が形成された状態である。この不純物濃度が低いSiC層5の研磨後の厚さは研磨により減少し約0.3μmと薄くなっている。図4−eにおいてベース基板2はN++層であり結晶欠陥密度は図2において[A]に相当し、不純物濃度の低いSiC膜5はN−−層であり結晶欠陥密度は図2において[B]に相当する。図4−fはその状態で必要な低不純物濃度で必要な厚さのSiC膜を積層し、ドリフト層6を形成した状態を示す。
[B]に相当する基板の上へのSiC膜の成長となるため、不純物濃度は[B]より高いドリフト層であるが結晶欠陥密度は図2において[b]に相当する。このようにN−層のドリフト層が少ない結晶欠陥密度で形成することができる。このようにして高濃度のベース基板2には結晶欠陥が多くても、結晶欠陥が少ないドリフト層6を実現することができる。
なお、スマートカットでベース基板へ移されるSiC層5はN−−層は電気抵抗が大きく伝導度の点では好ましくないが、その層が薄いために基板の後工程である素子形成工程のPN活性化処理中に1600℃〜1700℃にされ、その状態でベース基板のN++層からの不純物拡散によりN−層、或いはN層と同等の不純物濃度となり全工程を通した後では問題が無くなる。
これは活性化を不活性ガス等のスパッタリングで行い、100気圧を印加して貼り合せたものである。加圧条件は、平坦度や活性化条件で異なるが、近年マイクロマシン加工の要素技術として実用化が進んだ貼り合せ技術を応用することができる。図4−eは貼り合せ後、約1000℃の放置でスマートカット面で劈開させ、表面を研磨した状態である。この状態では、結晶欠陥の多い低抵抗のベース基板2の上に、結晶欠陥の少ない不純物濃度の低いSiC膜5が形成された状態である。この不純物濃度が低いSiC層5の研磨後の厚さは研磨により減少し約0.3μmと薄くなっている。図4−eにおいてベース基板2はN++層であり結晶欠陥密度は図2において[A]に相当し、不純物濃度の低いSiC膜5はN−−層であり結晶欠陥密度は図2において[B]に相当する。図4−fはその状態で必要な低不純物濃度で必要な厚さのSiC膜を積層し、ドリフト層6を形成した状態を示す。
[B]に相当する基板の上へのSiC膜の成長となるため、不純物濃度は[B]より高いドリフト層であるが結晶欠陥密度は図2において[b]に相当する。このようにN−層のドリフト層が少ない結晶欠陥密度で形成することができる。このようにして高濃度のベース基板2には結晶欠陥が多くても、結晶欠陥が少ないドリフト層6を実現することができる。
なお、スマートカットでベース基板へ移されるSiC層5はN−−層は電気抵抗が大きく伝導度の点では好ましくないが、その層が薄いために基板の後工程である素子形成工程のPN活性化処理中に1600℃〜1700℃にされ、その状態でベース基板のN++層からの不純物拡散によりN−層、或いはN層と同等の不純物濃度となり全工程を通した後では問題が無くなる。
以上の事例においては、種結晶としてはN−−に相当する濃度の基板を用いる事例を紹介したが、移植される層が薄いために基板の後工程で、素子形成工程のPN活性化処理中に1600℃〜1700℃に保持され、その状態でベース基板のN++層からの不純物拡散によりN−層、或いはN層と同等の不純物濃度となり全工程を通した後では問題が無くなる。このことを考えれば、N−−である必要は無く、P−層であっても問題は無い。すなわち、N、N−〜不純物なし〜P−層の範囲で結晶欠陥が一番少ない種結晶を選択することができる。
以上の事例においては、種結晶3としてはドリフト層に必要なN−層に相当する濃度の基板を用いることも可能である。この濃度においても図2における[A]と比較しても十分に低い結晶欠陥濃度を実現できるためである。その場合には後の素子形成工程におけるPN活性化熱処理によるN++層からの不純物熱拡散による濃度の向上は期待する必要は無い。
以上の事例においては、ベース基板として高濃度SiC基板を用いる事例を示したが、ベース基板部は単結晶基板である必要はない。高濃度、低抵抗であるポリSiC基板も可能である。図4と同様な工程手順で製作することができる。ベース基板として使用するポリSiCは0.02Ωcm以下の抵抗率も可能であり、平坦化も容易であり安価なベース基板として可能である。
また、ポリSiC基板以外でも、PN接合部の活性化温度である1600〜1700℃の高温に耐えられる基板であり、抵抗率が低い基板であれば使用可能である。
ベース基板2とスマートカットを形成したSiC種基板3との貼り合わせは図4−dのように直接貼り合せである必要はなく、面同士が貼り合せし易い材料を介して行うことも可能である。
金属であれば白金の様な薄膜を介してでも良い。この場合にはベース基板2の表面に薄い白金を形成し、種基板3の表面にも薄い白金を形成し、白金面同士を貼り合わせるものである。PNの活性化の為に熱処理に耐えるような、或いはその熱処理で拡散しても問題ない様な金属で、貼り合せ界面の電気伝導度を良好にできるような金属であれば使用可能である。
また、面同士が貼り合せし易い半導体材料を介することも可能である。
また、面同士が貼り合せし易い半導体材料と絶縁物の組み合わせも可能である。例えば、半導体材料としてはSiと絶縁材料としてはシリコン酸化膜である。Si面とシリコン酸化膜面は最も貼り合せがし易い組み合わせとして公知であり、既にSi基板を酸化膜を介して貼り合わせる構成に適用されて久しい。この場合、例えば、種基板となるSiC基板の表面に数nmのSi層を形成し、ベース基板であるポリSiCの表面に数nmのシリコン酸化膜を形成して貼り合わせることにより可能である。シリコン酸化膜は単体では絶縁物であるが、極薄いため後の工程でSiCのPN層の1600℃以上の高温度での活性化処理中にSiCに拡散されて導通状態となり絶縁物としての障害にならない。このように、面同士の貼り合せのし易い材料の組み合わせにより可能である。
SiC基板を用いた高電圧駆動素子は、車においてはハイブリッド車の普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。本発明により結晶欠陥の少ない基板を実用化することが可能となり、当該分野の素子の普及に大きく貢献するものとなる。
1・・・SiC基板 2・・・SiCベース基板(N++層)
3・・・SiC種結晶基板(N−−層) 4・・・スマートカット層
5・・・スマートカットで移されるSiC層(N−層)
6・・・10μmに成長させたSiCドリフト層(N−層)
11・・・ソース(N+層) 12・・・ドレイン(N層) 13・・・ゲート電極
14・・・ゲート酸化膜 15・・・Pウエル 16・・・電流パス
17・・・空乏層の拡がり 18・・・空乏層到達点 19・・・ドレイン電極
21・・・ソース 22・・・ドレイン 23・・・ゲート
26・・・ドレイン電極からドレインに至る等価抵抗 29・・・ドレイン電極部
3・・・SiC種結晶基板(N−−層) 4・・・スマートカット層
5・・・スマートカットで移されるSiC層(N−層)
6・・・10μmに成長させたSiCドリフト層(N−層)
11・・・ソース(N+層) 12・・・ドレイン(N層) 13・・・ゲート電極
14・・・ゲート酸化膜 15・・・Pウエル 16・・・電流パス
17・・・空乏層の拡がり 18・・・空乏層到達点 19・・・ドレイン電極
21・・・ソース 22・・・ドレイン 23・・・ゲート
26・・・ドレイン電極からドレインに至る等価抵抗 29・・・ドレイン電極部
Claims (9)
- 高不純物濃度の結晶欠陥の多いベース基板に低不純物濃度の結晶欠陥の少ない単結晶化合物半導体を形成する手段として高不純物濃度の結晶欠陥の多いベース基板上に低不純物濃度の結晶欠陥の少ない単結晶化合物半導体層を貼り合せた構成を有する化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1において低不純物濃度単結晶基板を必要な厚さとするためにその化合物半導体部の一部を除去したことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1において必要な厚さを得る手段として、低不純物濃度の結晶欠陥の少ない化合物半導体基板の表面に水素イオンなどによるスマートカット層を設けた単結晶化合物半導体と、高不純物濃度のベース基板とを貼り合わせ、その後スマートカット層で劈開させて双方の基板を分離し、高不純物濃度のベース基板に低不純物濃度の結晶欠陥の少ない単結晶化合物薄膜層を形成しその上に、必要に応じて、単結晶化合物物半導体層を必要な厚さと必要な不純物濃度で形成したことを特徴とする基板とこの基板を用いた半導体装置。
- 請求項1、2,3において低不純物濃度の結晶欠陥の少ない化合物半導体はSiCであり、高不純物濃度の結晶欠陥の多い低抵抗ベース基板はSiC基板であることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1,2,3において低不純物濃度の結晶欠陥の少ない化合物半導体はSiCであり、高不純物濃度の結晶欠陥の多いベース基板はポリSiC基板であることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1,2,3,4,5において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面を活性化した後に直接貼り合わせをすることを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1,2,3,4,5において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面に金属或いはその他の半導体材料を形成し、その材料を介して貼り合せるとことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1,2,3,4,5において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、双方の面に白金薄膜を形成し、その材料を介して貼り合せるとことを特徴とする化合物半導体基板とこの基板を用いた半導体装置。
- 請求項1,2,3,4,5において、ベース基板と低不純物濃度化合物半導体の貼り合わせは、いずれか一方の表面に極薄のSi薄膜を形成し、もう一方の表面に極薄のシリコン酸化膜薄膜を形成し、Si薄膜面とシリコン酸化膜薄膜面とを貼り合せたこと特徴とする化合物半導体基板とこの基板を用いた半導体装置。
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Cited By (5)
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---|---|---|---|---|
JP2019210161A (ja) * | 2018-05-31 | 2019-12-12 | ローム株式会社 | 半導体基板構造体及びパワー半導体装置 |
JP2019210162A (ja) * | 2018-05-31 | 2019-12-12 | ローム株式会社 | 半導体基板構造体及びパワー半導体装置 |
CN110648977A (zh) * | 2018-05-31 | 2020-01-03 | 罗姆股份有限公司 | 半导体基板结构体和功率半导体装置 |
KR20200010092A (ko) | 2018-07-18 | 2020-01-30 | 스미도모쥬기가이고교 가부시키가이샤 | 부이온조사장치, 및 부이온조사장치의 제어방법 |
US10711373B2 (en) | 2015-09-14 | 2020-07-14 | Shin-Etsu Chemical Co., Ltd. | SiC composite substrate and method for manufacturing same |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10711373B2 (en) | 2015-09-14 | 2020-07-14 | Shin-Etsu Chemical Co., Ltd. | SiC composite substrate and method for manufacturing same |
US11208719B2 (en) | 2015-09-14 | 2021-12-28 | Shin-Etsu Chemical Co., Ltd. | SiC composite substrate and method for manufacturing same |
JP2019210161A (ja) * | 2018-05-31 | 2019-12-12 | ローム株式会社 | 半導体基板構造体及びパワー半導体装置 |
JP2019210162A (ja) * | 2018-05-31 | 2019-12-12 | ローム株式会社 | 半導体基板構造体及びパワー半導体装置 |
CN110648977A (zh) * | 2018-05-31 | 2020-01-03 | 罗姆股份有限公司 | 半导体基板结构体和功率半导体装置 |
CN110648977B (zh) * | 2018-05-31 | 2023-05-09 | 罗姆股份有限公司 | 半导体基板结构体和功率半导体装置 |
KR20200010092A (ko) | 2018-07-18 | 2020-01-30 | 스미도모쥬기가이고교 가부시키가이샤 | 부이온조사장치, 및 부이온조사장치의 제어방법 |
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