JP2014000797A - 記録素子基板、記録ヘッド、及び記録装置 - Google Patents

Abstract

【課題】複数の記録要素の特性ばらつきを解消する。
【解決手段】記録素子基板は、複数のグループを構成する複数の記録素子と、外部から受信したデジタル信号に基づいて、前記複数のグループに各々に定められた閾値信号とランプ信号とを生成する第１生成部と、前記複数のグループの各々に対応して設けられ、前記ランプ信号と前記閾値信号に基づいて、前記記録素子を駆動する期間を定めるイネーブル信号を生成する第２生成部と、を備えることを特徴とする。
【選択図】図７

Description

本発明は、記録素子基板、記録ヘッド、及び記録装置に関する。

プリンタ等に代表される記録装置の記録ヘッドが備える記録素子基板は、複数の記録要素を備えうる。各記録要素の特性は、互いに等しいことが望ましい。例えば、特許文献１には、各記録要素を駆動するために供給される電圧が等しくなるレイアウトが開示されており、具体的には、当該電圧を生成するための回路のうちトランジスタと抵抗とが異なる位置に配されている。より具体的には、トランジスタは、駆動回路（ドライバトランジスタ、ロジック回路及び昇圧回路）の少なくともいずれかに配置され、抵抗は、駆動回路と記録素子基板の辺との間に配されている。特許文献１によると、このレイアウトは、電源供給用の配線の抵抗成分を低減し、各記録要素に供給される電圧を等しくしている。

特開２００７−０２２０６９号公報

図１４にヒータＨＴを構成する記録要素の断面を示す。ヒータＨＴは、電気配線層５１、保護絶縁膜５２、耐キャビテーション膜５３を含みうる。記録要素を駆動するために必要なエネルギの値は、これらの膜厚が記録要素ごとに異なる等の製造ばらつきにより、記録要素ごとに異なりうる。一方で、記録要素を駆動するためのヒートイネーブル信号（ＨＥ）には、チップ全体又は複数の記録要素を含むグループの各々において、共通の信号が用いられうる。よって、記録要素ごとに負荷が異なるという問題があった。

本発明の目的は、複数の記録要素の特性ばらつきを解消するのに有利な技術を提供することにある。

本発明の一つの側面は記録素子基板にかかり、前記記録素子基板は、複数のグループを構成する複数の記録素子と、外部から受信したデジタル信号に基づいて、前記複数のグループに各々に定められた閾値信号とランプ信号とを生成する第１生成部と、前記複数のグループの各々に対応して設けられ、前記ランプ信号と前記閾値信号に基づいて、前記記録素子を駆動する期間を定めるイネーブル信号を生成する第２生成部と、を備えることを特徴とする。

本発明によれば、複数の記録要素の特性ばらつきを解消することができる。

本発明の一実施の形態に係わるインクジェット記録装置１の外観構成の一例を示す斜視図。 図１に示す記録装置１の機能的な構成の一例を示す図。 記録素子基板の参考例を説明する図。 第１実施形態の記録素子基板の構成例を説明する図。 第１実施形態のヒートイネーブル信号の生成方法の例を説明する図。 第１実施形態の記録素子基板の回路構成例を説明する図。 第１実施形態のヒートイネーブル信号を生成する回路の構成例を説明する図。 第１実施形態の記録素子基板を駆動するタイミングチャートの例を説明する図。 第２実施形態の記録素子基板の構成例を説明する図。 第３実施形態の記録素子基板の構成例を説明する図。 第３実施形態の記録素子基板の回路構成例を説明する図。 第３実施形態の記録素子基板を駆動するタイミングチャートの例を説明する図。 第４実施形態のＤ／Ａコンバータの構成例を説明する図。 記録要素が備えるヒータの構成例を説明する図。 第１実施形態の補足の説明する図。 第１実施形態の補足の説明する図。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。以下の説明においては、インクジェット記録方式を用いた記録装置を例に挙げて説明する。記録装置としては、例えば、記録機能のみを有するシングルファンクションプリンタであっても良いし、また、例えば、記録機能、ＦＡＸ機能、スキャナ機能等の複数の機能を有するマルチファンクションプリンタであっても良い。また、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であっても良い。

なお、以下の説明において、「記録」とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。更に人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン、構造物等を形成する、又は媒体の加工を行なう場合も表す。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、布、プラスチック・フィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等、インクを受容可能なものも表す。

更に、「インク」とは、上記「記録」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理（例えば、記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表す。

図１は、本発明の一実施の形態に係わるインクジェット記録装置１の外観構成の一例を示す斜視図である。

インクジェット記録装置（以下、記録装置と呼ぶ）１は、インクジェット方式に従ってインクを吐出して記録を行なうインクジェット記録ヘッド（以下、記録ヘッドと呼ぶ）３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行なう。記録装置１は、給紙機構５を介して記録紙などの記録媒体Ｐを給紙し、記録位置まで搬送する。そして、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。

記録装置１のキャリッジ２には、記録ヘッド３の他、例えば、インクカートリッジ６が搭載される。インクカートリッジ６は、記録ヘッド３に供給するインクを貯留する。なお、インクカートリッジ６は、キャリッジ２に対して着脱自在になっている。

図１に示す記録装置１は、カラー記録が可能である。そのため、キャリッジ２には、マゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容する４つのインクカートリッジが搭載されている。これら４つのインクカートリッジは、それぞれ独立して着脱できる。

本実施形態に係わる記録ヘッド３は、熱エネルギを利用してインクを吐出するインクジェット方式を採用している。そのため、記録ヘッド３は、電気熱変換体を備えている。電気熱変換体は、各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加する。これにより、対応する吐出口からインクが吐出される。なお、本実施形態においては、インクの吐出方式として、ヒータを用いてインクを吐出する場合について説明するが、これに限定されない。例えば、ピエゾ素子を用いた方式、静電素子を用いた方式、ＭＥＭＳ素子を用いた方式など、様々なインクジェット方式を採用しても良い。

図２は、図１に示す記録装置１の機能的な構成の一例を示す図である。

ここで、コントローラ６００は、ＭＰＵ６０１、ＲＯＭ６０２、特殊用途集積回路（ＡＳＩＣ）６０３、ＲＡＭ６０４、システムバス６０５、Ａ／Ｄ変換器６０６などを具備して構成される。

ＲＯＭ６０２は、後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。ＡＳＩＣ６０３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御を行なう。また、ＡＳＩＣ６０３は、記録ヘッド３を制御するための制御信号の生成も行なう。ＲＡＭ６０４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス６０５は、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行なう。Ａ／Ｄ変換器６０６は、後述するセンサ群から入力されるアナログ信号をＡ／Ｄ変換し、変換後のデジタル信号をＭＰＵ６０１に供給する。

６２０は、スイッチ群であり、電源スイッチ６２１、プリントスイッチ６２２、回復スイッチ６２３などを具備して構成される。６３０は、装置状態を検出するためのセンサ群であり、位置センサ６３１、温度センサ６３２等から構成される。ＡＳＩＣ６０３は、記録ヘッド３の走査に際して、ＲＡＭ６０４の記憶領域に直接アクセスしながら記録ヘッド３に対して記録素子を駆動するためのデータを転送する。

キャリッジモータＭ１は、キャリッジ２を矢印Ａ方向に往復走査させるための駆動源であり、キャリッジモータドライバ６４０は、キャリッジモータＭ１の駆動を制御する。搬送モータＭ２は、記録媒体Ｐを搬送するための駆動源であり、搬送モータドライバ６４２は、搬送モータＭ２の駆動を制御する。

記録ヘッド３は、記録媒体Ｐの搬送方向と直交する方向（以下、走査方向と呼ぶ）に向けて走査される。具体的には、当該記録媒体に対して相対的に走査される。

また、６１０は、画像データの供給源となるコンピュータ（或いは、画像読取用のリーダやデジタルカメラなど）であり、例えば、ホスト装置などと称される。ホスト装置６１０と記録装置１との間では、インタフェース（以下、Ｉ／Ｆと呼ぶ）６１１を介して画像データ、コマンド、ステータス信号等の授受が行なわれる。

＜参考例＞
以下、各実施形態を説明するに先立って、上述の記録ヘッドが備える記録素子基板（記録ヘッド用基板）の構成とその駆動方法の参考例を記す。図３（ａ）は、記録素子基板１００Ｄ（以下、「基板１００Ｄ」）の構成を模式的に示したブロック図である。基板１００Ｄは、例えば、矩形形状をしている。基板１００Ｄは、インク供給路１１０を備えうる。図３（ａ）では、例として、２つのインク供給路１１０を示したが、インク供給路１１０は、１つでもよいし、３つ以上でもよい。インク供給路１１０は、その長辺が基板１００Ｄの辺（長辺又は短辺）の方向に沿うように配されている。また、基板１００Ｄは、ヒータアレイ１２０及び制御部１３０をさらに備える。ヒータアレイ１２０は、複数の記録要素ＭＥを含み、各記録要素ＭＥは、例えば、ヒータ（電気熱変換体）及び駆動素子を有している。また、インク供給路１１０は、例えば、矩形形状をしており、複数の記録要素ＭＥのそれぞれにインクを供給する。ヒータアレイ１２０は、複数の記録要素ＭＥがインク供給路１１０の２つの長辺に沿って列状にそれぞれ配されて構成されている。また、複数のパッド１４０が基板１００Ｄの辺に沿って配されている。

制御部１３０は、例えば、信号を入力するための入力部１３１と、ヒータアレイ１２０の各記録要素ＭＥを選択して駆動する駆動部１３２と、を備える。外部からパッド１４０４を介して入力された制御信号、例えば、ヒートイネーブル信号ＨＥは、入力部１３１によって駆動部１３２に入力される。ヒートイネーブル信号ＨＥの入力方法には、基板全体で共通の信号を入力する方法、ヒータアレイ１２０ごとに異なる信号を入力する方法、基板全体を複数の領域に分割してそれぞれ入力する方法等がある。ここでは、ヒートイネーブル信号ＨＥを、ヒータアレイ１２０ごとに入力する方法を用いた場合について述べる。駆動部１３２は、選択された各記録要素ＭＥを、ヒートイネーブル信号ＨＥのパルス幅に応じた時間にしたがって駆動しうる。このようにして、制御部１３０は、各記録要素ＭＥの動作を制御する。より具体的な例を、以下、図３（ｂ）を参照しながら、説明する。

図３（ｂ）は、ヒータアレイ１２０及び制御部１３０の回路構成の例を模式的に示している。ここでは、制御部１３０を構成する入力回路１５０、シフトレジスタＳＲ１及びデコーダＤＥＣ、並びに、ヒータアレイ１２０を構成する複数のグループＧ１〜Ｇｍが配されている。以下では、グループＧ１〜Ｇｍを代表してグループＧと呼ぶ。制御部１３０には、パッド１４０を介して、ヒートイネーブル信号ＨＥの他、クロック信号ＣＬＫ、ラッチ信号ＬＴ、記録データＤＡＴＡを含む信号がそれぞれ入力される。これらの信号は、入力回路１５０を介してシフトレジスタＳＲ１やデコーダＤＥＣに入力される。クロック信号ＣＬＫは、シフトレジスタＳＲ１に入力される信号であり、シフトレジスタＳＲ１の各レジスタが保持する状態（情報）は、クロック信号ＣＬＫにしたがって次段のレジスタにそれぞれシフトする。ラッチ信号ＬＴは、シフトレジスタＳＲ１を初期化する信号である。基板１００Ｄは、例えば、図３（ｃ）に例示されるようなタイミングチャートによって駆動される。記録データＤＡＴＡは、記録データ信号１６１と時分割信号１６２とを含み、これらはシフトレジスタＳＲ１にそれぞれ保持される。記録データ信号１６１は、記録データ信号線１５１を介して各グループＧに入力される。デコーダＤＥＣは、時分割信号１６２を時分割選択信号１６２Ｓにデコードする。時分割選択信号１６２Ｓは、時分割信号線１５２を介して各グループＧに入力される。また、ヒートイネーブル信号ＨＥがＨＥ信号線１５３を介して各グループＧに入力される。図３（ｃ）には、ラッチ信号ＬＴの１パルス分の期間の拡大図をクロック信号ＣＬＫ、記録データＤＡＴＡ及びヒートイネーブル信号ＨＥについて、それぞれ示している。

各グループＧは、例えば、図３（ｄ）に示されるように、複数の記録要素ＭＥ（ＭＥ１〜ＭＥ２^ｎ）と、これらに対応して配された電圧変換回路ＢＳＴ及び選択回路ＳＥＬとを含みうる。各選択回路ＳＥＬには、ヒートイネーブル信号ＨＥがＨＥ信号線１５３を介して入力され、記録データ信号１６１が記録データ信号線１５１を介して入力され、時分割信号１６２が時分割信号線１５２を介して入力される。選択回路ＳＥＬの出力は、電圧変換回路ＢＳＴによって昇圧されて駆動素子ＤＲＶに入力され、これによってヒータＨＴが駆動されて熱が発生する。この熱により、インクにおいて発泡が生じ吐出口からインク滴が吐出される。

ここで、記録データ信号１６１は、例えば、画像信号にしたがい、各グループＧにそれぞれ入力される。例えば、グループＧの数がｍ個の場合は、記録データ信号１６１はｍビットであり、ｍ本の記録データ信号線１５１が配される。また、時分割信号１６２は、１つのグループＧの中で駆動されるべき記録要素ＭＥを選択するための信号であり、各グループＧの選択回路ＳＥＬのそれぞれに入力されうる。例えば、各グループＧが２^ｎ個の記録要素ＭＥを含むときは、時分割信号１６２はｎビットであり、２^ｎ本の時分割信号線１５２が配されうる。

また、各記録要素ＭＥには、例えば、第１電源電圧（例えば、２４Ｖ）が供給されており、入力回路１５０から選択回路ＳＥＬまでには、例えば、第２電源電圧（例えば、３Ｖ）が供給されている。選択回路ＳＥＬの出力値は、電圧変換回路ＢＳＴによって第３電源電圧（例えば、１４Ｖ）に変換（昇圧）される。これによって駆動素子ＤＲＶが動作し、ヒータＨＴが駆動される。

上述のような参考例によると、チップ全体、又は複数の記録要素ＭＥを含むグループＧの各々において、共通のヒートイネーブル信号ＨＥが用いられうる。よって、各記録要素ＭＥの製造ばらつきにより、記録要素ＭＥごとに負荷が異なるという問題があり、例えば、記録要素ＭＥごとに異なる量のインク滴を吐出してしまう等の問題がある。

＜第１実施形態＞
図４乃至８を参照しながら、第１実施形態の記録素子基板１００_１（以下、「基板１００_１」）を説明する。図４は、基板１００_１の構成を模式的に示したブロック図である。基板１００_１は、基板１００Ｄとは、制御部１７０が備える入力部（受信部）１７１及び駆動部１７２の構成が異なる。入力部（受信部）１７１は基板１００_１の辺に近接して配されており、駆動部１７２は、各グループＧに対応してヒータアレイ１２０に沿って配されている。複数のパッド１４０が基板１００_１の辺に沿って配されている。複数のパッド１４０には、ＡＳＩＣ６０３で生成された制御信号が入力される。これらは前述の参考例と同様である。

入力部１７１は、第１信号生成部としてＤ／ＡコンバータＤＡＣをさらに含む。Ｄ／ＡコンバータＤＡＣは、基板１００_１の上辺側の入力部１７１及び下辺側の入力部１７１の少なくともいずれか一方に含まれていればよい。また、駆動部１７２は、第２信号生成部として複数のコンパレータＣＯＭＰをさらに含む。また、入力部１７１は、オペアンプＯＰをさらに含んでいてもよい。ここで、Ｄ／ＡコンバータＤＡＣ及びオペアンプＯＰは、基板１００_１の辺に近接して配されている。また、各コンパレータＣＯＭＰは、各グループＧに対応してそれぞれ配されている。本実施形態では、以上に例示される構成により、記録要素ＭＥごとにＨＥのパルス幅を設定し、複数の記録要素ＭＥの特性ばらつきを解消する。

ヒートイネーブル信号ＨＥのパルス幅は、例えば、所定の基準電圧と、時間の経過とともに電圧が変化するランプ信号とを比較することによって決定されうる。具体的には、図５に示されるように、閾値信号を生成する。この閾値信号に基づいて基準電圧Ｖｒｅｆ（例えば、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３のいずれか）を設定する。その後、例えば、時間の経過とともに階段状に電圧が変化するランプ信号Ｖｒａｍｐを生成する。次に、例えば、コンパレータＣＭＯＰにより、これらの比較を開始してから、これらの電位の大小関係が逆転するまでの時間を計測し、この計測の結果に応じたパルス幅のヒートイネーブル信号ＨＥが生成されうる。例えば、図５に示されるように、基準電圧Ｖｒｅｆ１を設定した場合は、ＨＥのパルス幅はＴ_Ｈ１になる。基準電圧Ｖｒｅｆ２を設定した場合は、ＨＥのパルス幅はＴ_Ｈ２になる。また、基準電圧Ｖｒｅｆ３を設定した場合は、ＨＥのパルス幅はＴ_Ｈ３になる。これらの基準電圧Ｖｒｅｆ及びランプ信号Ｖｒａｍｐのそれぞれを伝搬するための信号線は、例えば、列状にそれぞれ配された複数の記録要素ＭＥ及びインク供給路１１０の短辺に沿って配されればよい。

図６は、制御部１７０及び複数のグループＧの回路構成の例を模式的に示している。ここでは、入力回路１５０、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ１、デコーダＤＥＣ、複数のグループＧ、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２、Ｄ／ＡコンバータＤＡＣ、オペアンプＯＰ、コンパレータＣＯＭＰが示されている。ここで、コンパレータＣＯＭＰは、各グループＧに対応して配されたコンパレータＣＯＭＰ１〜ＣＯＭＰｍを代表して呼ぶ。基準電圧Ｖｒｅｆの設定、ランプ信号Ｖｒａｍｐの生成、及びこれらの比較は、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２、Ｄ／ＡコンバータＤＡＣ、オペアンプＯＰ、コンパレータＣＯＭＰによって為されうる。コンパレータＣＯＭＰは、ヒートイネーブル信号ＨＥを転送する信号線１５３を介してグループＧと接続されている。オペアンプＯＰからコンパレータＣＯＭＰまでは、信号線１５４で接続されている。この信号線１５４には、Ｄ／ＡコンバータＤＡＣで生成されたアナログ信号が転送される。その他の部分は、比較例と同様である。なお、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ１とシフトレジスタ／ラッチ回路ＳＲ／ＬＴ２は、いわゆるデータ保持回路とも表現される。

ヒートイネーブル信号ＨＥのパルス幅を決定するためのデータは、パッド１４０から入力された記録データに含まれ、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２に保持される。このデータは、Ｄ／ＡコンバータＤＡＣによって処理された後、各グループＧに対応するコンパレータＣＯＭＰ（ＣＯＭＰ１〜ＣＯＭＰｍ）に信号が入力される構成になっている。また、複数のコンパレータＣＯＭＰが配されていることから入力容量が大きくなるため、応答特性の確保を目的として、Ｄ／ＡコンバータＤＡＣと各コンパレータＣＯＭＰとの間には、例として、オペアンプＯＰを配している。各グループＧに対応するコンパレータＣＯＭＰには、スイッチＳＷ（ＳＷ_Ｇ１〜ＳＷ_Ｇｍ）が接続されている。基準電圧Ｖｒｅｆを設定するときに、ＳＷ_Ｇ１〜ＳＷ_Ｇｍは、１つずつ順にオン状態になる。また、ランプ信号Ｖｒａｍｐ信号がコンパレータＣＯＭＰに入力されるときには、ＳＷ_Ｇ１〜ＳＷ_Ｇｍは、すべてオン状態となる。なお、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２を更に、基準電圧Ｖｒｅｆ用とランプ信号Ｖｒａｍｐ用のシフトレジスタを別にした場合には、基準電圧Ｖｒｅｆ用のラッチ回路は設けるが、ランプ信号Ｖｒａｍｐ用のラッチ回路を省く構成としても構わない。

図７は、コンパレータＣＯＭＰの構成の例と、その動作の例とを示している。コンパレータＣＯＭＰは、メモリ部として容量Ｃｍを備えている。容量ＣｍはインバータＩＮＶＣに接続されており、インバータＩＮＶＣの入力と出力との間にはスイッチＳＷ１が配されている。インバータＩＮＶＣの出力は、バッファＢＵＦを介して出力されうる。また、その他、機能を確保するため、例えば、図７（ａ）に示されるようにスイッチＳＷ２〜ＳＷ４が適宜配されうる。

スイッチＳＷ１〜ＳＷ４について、図７（ｂ）は、基準電圧Ｖｒｅｆを設定するときの状態を示し、図７（ｃ）は、ランプ信号Ｖｒａｍｐを生成するときの状態を示している。図７（ｄ）は、コンパレータＣＯＭＰが動作しているときの、コンパレータＣＯＭＰの入力電圧Ｖｉ、インバータＩＮＶＣの入力ノードの電圧Ｖａ、コンパレータＣＯＭＰの出力電圧Ｖｏの波形をそれぞれ示している。

基準電圧Ｖｒｅｆを設定するとき、スイッチＳＷ１がＯＮ状態（導通状態）になるため、インバータＩＮＶＣの入力ノードと出力ノードとの電圧とは互いに等しくなる。即ち、電圧Ｖａは、インバータＩＮＶＣの閾値電圧Ｖｔｈになる。また、設定された基準電圧Ｖｒｅｆ（例えば、Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか）が入力電圧Ｖｉとして入力される。よって、容量Ｃｍには、Ｖｔｈ−Ｖｒｅｆの電位差が生じ、この電位差に相当する量の電荷がチャージされる。このようにして、容量Ｃｍは、メモリ部として機能しうる。また、スイッチＳＷ３がＯＮ状態（導通状態）になるため、バッファＢＵＦはグランド電位になる。

次に、スイッチＳＷ１をＯＦＦ状態（非導通状態）、スイッチＳＷ２をＯＮ状態（導通状態）、スイッチＳＷ３をＯＦＦ状態（非導通状態）にし、さらに、生成されたランプ信号Ｖｒａｍｐが入力電圧Ｖｉとして入力される。ここで、容量Ｃｍは、このランプ信号Ｖｒａｍｐの変化（ＡＣ成分）を検知できるように、その容量値が設定されればよい。これにより、電圧Ｖａの波形は、図７（ｄ）に示されるように、Ｖａ＝Ｖｔｈ−Ｖｒｅｆ＋Ｖｒａｍｐとなるように形成される。その後、電圧Ｖａが閾値電圧Ｖｔｈよりも大きくなったときに、インバータＩＮＶＣの出力が反転し、その結果、出力電圧ＶｏがＬｏｗ状態になる。出力電圧Ｖｏは、ヒートイネーブル信号ＨＥとして用いられる。

ここで、図７（ｄ）に示されるように、基準電圧Ｖｒｅｆを、例えば、Ｖｒｅｆ１〜Ｖｒｅｆ４のうちのいずれに設定するかによって、ヒートイネーブル信号ＨＥ（ここでは、出力電圧Ｖｏ）のパルス幅が変わる。例えば、Ｖｒｅｆ１〜Ｖｒｅｆ４のうち、例えば、最小のＶｒｅｆ１を基準電圧Ｖｒｅｆとして設定した場合は、ヒートイネーブル信号ＨＥのパルス幅はＴ_Ｈ１になる。後述する信号ＨＥ＿ＣＯＭ（駆動開始信号）に基づいてヒートイネーブル信号ＨＥの生成を開始し、設定された基準電圧Ｖｒｅｆの値に応じてヒートイネーブル信号の生成を終了している。このようにして、制御部１７０は、ヒートイネーブル信号ＨＥのパルス幅をＴ_Ｈ１〜Ｔ_Ｈ４のいずれかになるように調整している。

また、ここでは、容量ＣｍとインバータＩＮＶとバッファＢＵＦとスイッチＳＷ１〜４とを用いてコンパレータＣＯＭＰを構成している。よって、コンパレータＣＯＭＰは、回路規模の増大を抑制しつつ設けられうる。

つぎに、図８を参照しながら、基板１００_１が取り扱う制御信号又はデータのそれぞれについて説明する。図８（ａ）には、横軸を時間として、２周期分（周期Ｈ１〜Ｈ２）のタイミングチャートを示している。ここで、各グループＧに対応するヒートイネーブル信号ＨＥのパルス幅をそれぞれ決定する一連の動作を１周期とする。図８（ａ）の縦軸において上部には、クロック信号ＣＬＫ、記録データＤＡＴＡ０、及びラッチ信号ＬＴを示している。その下には、クロック信号ＣＬＫ＿ＨＥ、及びヒートイネーブルデータＤＡＴＡ＿ＨＥを示している。クロック信号ＣＬＫ＿ＨＥは、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２に入力され、基準電圧Ｖｒｅｆの設定及びランプ信号Ｖｒａｍｐを生成するために用いられる。ヒートイネーブルデータＤＡＴＡ＿ＨＥは、基準電圧Ｖｒｅｆの設定及びランプ信号Ｖｒａｍｐを生成するためデータを含む。さらに、その下には、Ｄ／ＡコンバータＤＡＣの出力値ＤＡＣ＿ＯＵＴ、及び上述のコンパレータＣＯＭＰによって生成されたヒートイネーブル信号ＨＥを示している。上述の周期は、記録要素ＭＥを選択する周期に対応している。Ｇ１からＧｍの各グループの記録要素ＭＥが順に駆動する構成を例にして説明する。周期Ｈ１において、Ｇ１からＧｍの各グループの記録要素ＭＥ１に対応するヒートイネーブル信号ＨＥが生成される。周期Ｈ２において、Ｇ１からＧｍの各グループの記録要素ＭＥ２に対応するヒートイネーブル信号ＨＥが生成される。その次の周期（不図示）では、Ｇ１からＧｍの各グループの記録要素ＭＥ３に対応するヒートイネーブル信号ＨＥが生成される。以下、同様にして、記録要素ＭＥ４〜ＭＥ２^ｎに対応するヒートイネーブル信号が順に生成される。記録要素ＭＥ４〜ＭＥ２^ｎに対応するヒートイネーブル信号ＨＥがそれぞれ生成されたあと、再び、記録要素ＭＥ１に対応するヒートイネーブル信号ＨＥが生成される。なお、本発明は、上述のように、記録要素ＭＥの配列の順序にしたがって各記録要素ＭＥを順に駆動する構成に限られるものではない。例えば、当該記録要素ＭＥの配列の順序とは異なる順序で各記録要素ＭＥを駆動してもよい（例えば、記録要素ＭＥ１、ＭＥ８、ＭＥ３・・・の順等）。

ここでは、記録データＤＡＴＡ０は、通常の記録データ（例えば、比較例の記録データＤＡＴＡ）と、ヒートイネーブルデータＤＡＴＡ＿ＨＥを含む。また、記録データＤＡＴＡ０は、必要に応じて、その他のデータをその一部に含んでもよい。

例えば、周期Ｈ１において、１周期分の記録データＤＡＴＡ０は、送信された後にラッチ信号ＬＴが入力され、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ１において保持される。その次の周期Ｈ２において、周期Ｈ１のヒートイネーブルデータＤＡＴＡ＿ＨＥは、シフトレジスタ／ラッチ回路ＳＲ／ＬＴ２で保持される。このヒートイネーブルデータＤＡＴＡ＿ＨＥにより、クロック信号ＣＬＫ＿ＨＥにしたがって、基準電圧Ｖｒｅｆの設定とランプ信号Ｖｒａｍｐの生成が為される。基準電圧Ｖｒｅｆの設定は、グループＧごとに為される。例えば、タイミングＴＥ１で、ランプ信号Ｖｒａｍｐが、グループ１（Ｇ１）のＤ／ＡコンバータＤＡＣの出力値を超える。タイミングＴＥ１で、グループ１のＨＥ信号はＨｉ状態からＬｏｗ状態に変わる。同様に、タイミングＴＥ２で、ランプ信号Ｖｒａｍｐが、グループ２（Ｇ２）のＤ／ＡコンバータＤＡＣの出力値を超える。タイミングＴＥ２で、グループ２のＨＥ信号はＨｉ状態からＬｏｗ状態に変わる。

図８（ｂ）は、ヒートイネーブルデータＤＡＴＡ＿ＨＥと、クロック信号ＣＬＫ＿ＨＥと、グループＧごとの基準電圧Ｖｒｅｆと、ランプ信号Ｖｒａｍｐの波形を示している。ここでは、例として、グループＧごとの基準電圧Ｖｒｅｆは、ヒートイネーブルデータＤＡＴＡ＿ＨＥにしたがって、Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか（４段階）で設定される場合を示している。例えば、期間Ｔ＿Ｖｒｅｆにおいて、グループＧ１の基準電圧Ｖｒｅｆが決定した後の期間Ｔ１では、この基準電圧Ｖｒｅｆは、図６に示されたコンパレータＣＯＭＰ１に、対応するスイッチを介して入力される。グループＧ２〜Ｇｍについても同様に為される。その後、期間Ｔ＿Ｖｒａｍｐにおいて、ランプ信号Ｖｒａｍｐが、ヒートイネーブルデータＤＡＴＡ＿ＨＥ（ここでは、常にＨｉ状態）によって、クロック信号ＣＬＫ＿ＨＥにしたがって生成される。このランプ信号Ｖｒａｍｐは、コンパレータＣＯＭＰ１〜ＣＯＭＰｎのそれぞれに、対応するスイッチを介してそれぞれ入力される。ランプ信号Ｖｒａｍｐの分解能は、例えば、クロック信号ＣＬＫ＿ＨＥの周波数や、Ｄ／ＡコンバータＤＡＣの構成に応じて適宜変更が可能である。

次に、図８（ａ）で説明したヒートイネーブル信号ＨＥの生成について、補足説明をする。図１５は、図６の構成を補足した図である。コンパレータＣＯＭＰは、信号線１５３を介してグループＧと接続されている。各コンパレータはヒートイネーブル信号ＨＥを生成し、各グループへヒートイネーブル信号ＨＥを出力する。信号ＨＥ＿ＣＯＭ（駆動開始信号）は、信号線１５５を介して、各グループのコンパレータＣＯＭＰ１〜ＣＯＭＰｍに入力される。この信号ＨＥ＿ＣＯＭは、ヒートイネーブル期間の開始タイミングを決定する信号である。この信号ＨＥ＿ＣＯＭは、例えば、ラッチ信号ＬＴを基準に、入力回路１５０から出力される。カウンタＣＮＴは、例えば、クロック信号ＣＬＫ＿ＨＥのパルス数をカウントし、ＳＷ＿Ｇ１〜ＳＷ＿Ｇｍを接続/非接続を切り替えるための信号を出力する。なお、このカウンタＣＮＴは、シフトレジスタ/ラッチ回路ＳＲ/ＬＴ２に設ける構成でも構わない。各グループのコンパレータＣＯＭＰ１〜ＣＯＭＰｍには、信号線１５４を介して、Ｄ／ＡコンバータＤＡＣで生成されたアナログ信号が入力される。

図１６は、コンパレータＣＯＭＰの補足説明図である。図１６（ａ）に示すように、ＳＷ４とコンパレータ出力との間にＯＲ回路を備えている。ＯＲ回路は、信号線１５５から入力された信号ＨＥ＿ＣＯＭとバッファＢＵＦの出力とをＯＲ処理を行う。このＯＲ回路の働きにより、図１６（ｂ）に示すように、信号ＨＥ＿ＣＯＭが立ち上がるタイミングＴｓで立ち上がり、ハイレベルのヒートイネーブル信号ＨＥが生成される。信号ＨＥ＿ＣＯＭは、ランプ信号Ｖｒａｍｐの出力が開始されるタイミングＴｒで立ち下がる。なお、このタイミングＴｒは、基準電圧の出力が終了するタイミングとしても構わない。このタイミングＴ２以降は、ランプ信号Ｖｒａｍｐの電圧が基準電圧Ｖｒｅｆより高くなるタイミングまでハイレベルの信号が生成される。このような構成により、各グループへ供給されるヒートイネーブル信号ＨＥのタイミングを等しくできる。

ランプ信号Ｖｒａｍｐは、本実施形態では、階段状に電圧値が増加するものを示したが、この波形に限られるものではない。例えば、ランプ信号Ｖｒａｍｐは線形に増加する信号を用いてもよいし、または、階段状に若しくは線形に減少する信号を用いてもよい。

以上のように本実施形態によると、グループＧごとにヒートイネーブル信号ＨＥのパルス幅（記録要素ＭＥの駆動時間）を設定することができる。これにより、記録要素ＭＥごとの負荷を均一化し、インク滴の吐出量を均一化することができる。よって、複数の記録要素ＭＥの特性ばらつきを解消することができる。また、本実施形態では、回路規模の小さいコンパレータＣＯＭＰがヒータアレイ１２０の列に沿って配され、回路規模の大きいＤＡＣが基板１００_１の端部に配された構成を採った。よって、基板１００_１の全体の面積が抑制されうる。また、本実施形態では、ランプ信号Ｖｒａｍｐ及び基準電圧Ｖｒｅｆは、共通のＤ／ＡコンバータＤＡＣを用いることによって生成され、回路規模が抑制される。また、共通のＤ／ＡコンバータＤＡＣを用いるため、その特性ばらつきを考慮しなくてよく、高い精度でデジタルアナログ変換が為される。

＜第２実施形態＞
図９を参照しながら、第２実施形態の記録素子基板１００_２（以下、「基板１００_２」）を説明する。本実施形態は、基準電圧Ｖｒｅｆ及びランプ信号Ｖｒａｍｐのそれぞれを伝搬するための信号線が、ヒータアレイ１２０と、インク供給路１１０の短辺とに沿って配されている点で、第１実施形態と異なる。具体的には、制御部１７０に含まれる入力部１７１_２が１つのＤ／ＡコンバータＤＡＣを含む。そして、このＤ／ＡコンバータＤＡＣの出力が、インク供給路１１０と２つのヒータアレイ１２０の両側に配されたコンパレータＣＯＭＰの全てに接続されるように、その信号線がこれら全体の外周に沿って配されている。

このように、第１実施形態で述べた動作がクロック信号ＣＬＫの周期にしたがって追従できる場合は、上述のように、１つのＤ／ＡコンバータＤＡＣが２列分のコンパレータＣＯＭＰに対応する構成にしてもよい。この構成は、例えば、回路規模、配線容量、取り扱うデータ量等の規模に応じて採用すればよく、さらには、３列分以上のコンパレータＣＯＭＰに対応する構成にしてもよい。これにより、基板１００_２の面積の増大を抑えることができる。一方で、規模が大きい場合は、１列分のコンパレータＣＯＭＰを分割してもよく、例えば、１つのＤ／ＡコンバータＤＡＣが１／２列分や１／３列分のコンパレータＣＯＭＰに対応する構成にしてもよい。このように、本実施形態によると、基板１００_２の面積の増大を抑えつつ、複数の記録要素ＭＥの特性ばらつきを解消する等、第１実施形態と同様の効果が得られる。

＜第３実施形態＞
図１０乃至１２を参照しながら、第３実施形態の記録素子基板１００_３（以下、「基板１００_３」）を説明する。図１０は、基板１００_３の構成を模式的に示したブロック図である。本実施形態は、制御部１７０に含まれる入力部１７１_３が、互いに異なるＤ／ＡコンバータＤＡＣ１（第１Ｄ／Ａコンバータ）及びＤ／ＡコンバータＤＡＣ２（第２Ｄ／Ａコンバータ）を含む。これにより、本実施形態は、基準電圧Ｖｒｅｆの設定及びランプ信号Ｖｒａｍｐの生成が個別に為される点で第１実施形態と異なる。また、入力部１７１_３には、Ｄ／ＡコンバータＤＡＣ１及びＤＡＣ２に対応して、オペアンプＯＰ１及びＯＰ２がそれぞれ配されている。

図１１は、図６と同様にして、本実施形態の制御部１７０及び複数のグループＧの回路構成の例を模式的に示している。図１１に例示されるように、シフトレジスタＳＲ２１、Ｄ／ＡコンバータＤＡＣ１及びオペアンプＯＰ１と、シフトレジスタＳＲ２２、Ｄ／ＡコンバータＤＡＣ２及びオペアンプＯＰ２とが並列に配されている。また、これらの出力は、コンパレータＣＯＭＰ１〜ＣＯＭＰｍにそれぞれ入力されている。本実施形態では、各コンパレータＣＯＭＰは、例えば、図７（ａ）に例示される回路構成を２つ並列に用意して、それぞれが、基準電圧Ｖｒｅｆの設定（図７（ｂ）の状態）とランプ信号Ｖｒａｍｐの生成（図７（ｃ）の状態）とを交互に繰り返すとよい。

図１２を参照しながら、基板１００_３が取り扱う制御信号又はデータのそれぞれについて説明する。図１２には、図８（ａ）と同様にして、３周期分（周期Ｈ１〜Ｈ３）のタイミングチャートを示している。クロック信号ＣＬＫ＿ＨＥ１は、シフトレジスタＳＲ２１に入力され、基準電圧Ｖｒｅｆの設定及びランプ信号Ｖｒａｍｐを生成するために用いられる。シフトレジスタＳＲ２１に格納されたヒートイネーブルデータＤＡＴＡ＿ＨＥ１により、クロック信号ＣＬＫ＿ＨＥ１にしたがって、基準電圧Ｖｒｅｆの設定とランプ信号Ｖｒａｍｐの生成が為される。図１２には、この動作にしたがうＤ／ＡコンバータＤＡＣ１の出力値ＤＡＣ＿ＯＵＴ１を、クロック信号ＣＬＫ＿ＨＥ１及びヒートイネーブルデータＤＡＴＡ＿ＨＥ１の下に示している。クロック信号ＣＬＫ＿ＨＥ２、ヒートイネーブルデータＤＡＴＡ＿ＨＥ２、及びＤ／ＡコンバータＤＡＣ２の出力値ＤＡＣ＿ＯＵＴ２についても同様である。

図１１に例示されるように、入力回路１５０と各コンパレータＣＯＭＰとの間に、第１の経路と、第２の経路とが配される。第１の経路は、シフトレジスタＳＲ２１、Ｄ／ＡコンバータＤＡＣ１及びオペアンプＯＰ１を含み、第２の経路は、シフトレジスタＳＲ２２、Ｄ／ＡコンバータＤＡＣ２及びオペアンプＯＰ２を含む。これにより、図１２に示されるように、各グループＧの基準電圧Ｖｒｅｆの設定と、ランプ信号Ｖｒａｍｐの生成とが、第１の経路と第２の経路とによって、それぞれ交互に為されることができる。即ち、本実施形態によると、２つのＤ／ＡコンバータＤＡＣ１及びＤＡＣ２は、入力されたデジタル信号を、それぞれ交互に第１アナログ信号と第２アナログ信号とに変換している。このような構成にすることによって、１周期分において処理できるデータ（記録データＤＡＴＡ０を含む）の量を多くすることも可能である。このように、本実施形態によっても、データの処理量を確保しつつ、複数の記録要素ＭＥの特性ばらつきを解消する等、第１実施形態と同様の効果が得られる。

＜第４実施形態＞
図１３を参照しながら、第４実施形態を説明する。図１３は、前述の第１乃至第３実施形態で用いられうるＤ／ＡコンバータＤＡＣ（ＤＡＣ１及びＤＡＣ２を含む。）の構成の例を示している。Ｄ／ＡコンバータＤＡＣは、デジタル信号をアナログ信号に変換する。具体的には、入力されたデジタル信号又は該デジタル信号にしたがう信号に応じて、スイッチ１５０１〜１５０５はＯＮ状態（導通状態）又はＯＦＦ状態（非導通状態）になる。

Ｄ／ＡコンバータＤＡＣは、カレントミラー回路を用いた構成であり、各ビットに対応するスイッチを制御することによって抵抗１５０６及び１５０７に流れる電流を調整し、所望の電圧を発生させてアナログ信号を生成する。抵抗１５０６及び１５０７は、基準端子（ここでは、例えば接地ノード）と出力端子ＶＯＵＴとの間に直列に配されている。また、参照側の回路構成は、本実施形態の構成に限られない。

スイッチ１５０２がＯＮ状態になると電流Ｉが流れるため出力端子ＶＯＵＴは、（Ｒ／２＋Ｒ／２）×Ｉ＝ＲＩの電圧が出力される。さらに、スイッチ１５０３がＯＮ状態になると２ＲＩの電圧が出力される。さらに、スイッチ１５０４がＯＮ状態になると３ＲＩの電圧が出力される。また、さらに、スイッチ１５０５がＯＮ状態になると４ＲＩの電圧が出力される。このように、スイッチ１５０２〜１５０５をＯＮ状態又はＯＦＦ状態に切り替えることによって、所望の電圧を発生させてアナログ信号を生成する。

例えば、第１乃至第３実施形態では、Ｈｉ状態のＤＡＴＡ＿ＨＥが送られることによって、ランプ信号Ｖｒａｍｐが生成されうる。よって、スイッチ１５０２からスイッチ１５０５の順にＯＮ状態になる構成にしてもよい。この構成により、グリッチの発生を防止し、生成されたランプ信号Ｖｒａｍｐと基準電圧Ｖｒｅｆとの比較の誤動作を防ぎ、ヒートイネーブル信号ＨＥのパルス幅を高い精度で制御している。

第１〜第３実施形態においては、ランプ信号Ｖｒａｍｐは、図５に例示されるような、１段ずつ階段状に電圧が上がる波形を用いた。ここで、基準電圧Ｖｒｅｆは、この階段状のランプ信号Ｖｒａｍｐの段と段の間の電圧であるとよく、例えば、ランプ信号の１段分の電圧がΔＶとしたときに、基準電圧は、（ｎ＋１／２）×ΔＶとなるとよい。基準電圧Ｖｒｅｆとランプ信号Ｖｒａｍｐとを共通のＤ／ＡコンバータＤＡＣで生成するときに、基準電圧Ｖｒｅｆとランプ信号ＶｒａｍｐとはΔＶ／２ずれるように生成されるとよい。そこで、抵抗１５０６（第１抵抗）と抵抗１５０７（第２抵抗）とに分割（抵抗値は、例えば、それぞれＲ／２とする。）し、その間にスイッチ１５０１（第１スイッチ）が配された構成を採っている。よって、基準電圧Ｖｒｅｆは、例えば、スイッチ１５０１のみがＯＮ状態のときＲＩ／２となる。また、基準電圧Ｖｒｅｆは、例えば、スイッチ１５０１及び１５０２がＯＮ状態のときは、３ＲＩ／２となる。このようにして、スイッチ１５０２〜１５０５（第２スイッチ）を順にＯＮ状態に切り替えることにより、ＲＩ／２、３ＲＩ／２、５ＲＩ／２、又は７ＲＩ／２の電圧ＶＯＵＴをそれぞれ出力することができる。

以上のように、Ｄ／ＡコンバータＤＡＣは、ランプ信号Ｖｒａｍｐを生成するモードではスイッチ１５０１をＯＮ状態及びＯＦＦ状態のいずれか一方の状態（ここでは、ＯＦＦ状態）にする。そして、Ｄ／ＡコンバータＤＡＣは、基準電圧Ｖｒｅｆを生成するモードはスイッチ１５０１を他方の状態（ここでは、ＯＮ状態）にする。このようにして、Ｄ／ＡコンバータＤＡＣは、基準電圧Ｖｒｅｆとランプ信号Ｖｒａｍｐの電圧とが、異なる値になるように（ここでは、例えば、ΔＶ／２だけずれるように）している。

以上、４つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途、機能、およびその他の仕様の変更が適宜可能であり、他の実施形態によっても実施されうることは言うまでもない。

Claims (8)

1. 複数のグループを構成する複数の記録素子と、
   外部から受信したデジタル信号に基づいて、前記複数のグループに各々に定められた閾値信号とランプ信号とを生成する第１生成部と、
   前記複数のグループの各々に対応して設けられ、前記ランプ信号と前記閾値信号に基づいて、前記記録素子を駆動する期間を定めるイネーブル信号を生成する第２生成部と、を備える
   ことを特徴とする記録素子基板。
2. 前記第１生成部は、前記デジタル信号をアナログ信号に変換するＤ／Ａコンバータを含み、前記アナログ信号は前記閾値信号及び前記ランプ信号を含む
   ことを特徴とする請求項１に記載の記録素子基板。
3. 前記Ｄ／Ａコンバータは、前記記録素子の駆動の周期の間において前記デジタル信号に基づいて前記閾値信号及び前記ランプ信号を生成する
   ことを特徴とする請求項２に記載の記録素子基板。
4. 前記記録素子の駆動開始信号を受信する受信部をさらに備え、
   前記第２生成部は、前記駆動開始信号を受信するタイミングに基づいて、前記イネーブル信号の生成を開始する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の記録素子基板。
5. 前記第２生成部は、前記ランプ信号の電圧値が前記閾値信号の電圧値よりも大きくなったときに、前記イネーブル信号の生成を終了する
   ことを特徴とする請求項１乃至４のいずれか１項に記載の記録素子基板。
6. 前記ランプ信号は、時間の経過とともに電圧値が増加する信号および当該電圧値が減少する信号の一方を含む
   ことを特徴とする請求項１乃至５のいずれか１項に記載の記録素子基板。
7. 請求項１乃至６のいずれか１項に記載の記録素子基板を備える
   ことを特徴とする記録ヘッド。
8. 請求項７に記載の記録ヘッドと、
   前記記録ヘッドを制御する制御部と、を備える
   ことを特徴とする記録装置。