JPH1158790A - インクジェットプリンタの階調制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 インクジェットプリンタの階調制御回路にお
いて、ノズル数に関係なくピエゾ電圧制御部の数を一個
のみとして少ない部品点数で安価な階調印刷を可能とす
る。 【解決手段】 全てのピエゾ素子４１〜４ｎに共通に一
個のピエゾ電圧制御部３を設け、このピエゾ電圧制御部
３により全ピエゾ素子の一方の端子に共通して共通制御
電圧を供給するようにし、ピエゾ素子の各他端子とアー
スとの間にはＦＥＴ８１〜８ｎを夫々設けて、階調度に
応じてこれ等スイッチング素子のオン時間を制御する。
これによりピエゾ電圧制御部３が単に一個のみとなっ
て、構成が簡素化され、低コストとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はインクジェットプリ
ンタの階調制御回路に関し、特に印刷ヘッドとしてピエ
ゾ素子（圧電素子）を使用したインクジェットプリンタ
の階調制御回路に関するものである。

【０００２】

【従来の技術】インクジェットプリンタには、大別して
２種類のヘッド構造があり、その一つはヘッドとしてピ
エゾ素子を使用したタイプであり、他の一つはヘッドと
して発熱素子を使用したタイプである。前者のピエゾ素
子を使用したタイプでは、ピエゾ素子に電圧を供給する
とピエゾ素子が変位（変形）することを利用してインク
を吐出するものである。後者の発熱素子を使用したタイ
プでは、発熱素子に電流を供給して発熱させ、インクを
沸騰させることにより吐出するものである。

【０００３】前者のピエゾ素子を使用したインクジェッ
トプリンタの場合、ピエゾに印加する電圧とピエゾの変
位量とは一定の関係にあるので、印加電圧を制御するこ
とにより吐出するインクの量を制御することが可能であ
る。かかる事実を利用して、印字のためのドット毎に電
圧を変化させて任意のインク量を吐出することにより、
階調印刷が可能となるものであり、最終的には、媒体
（紙やＯＨＰフィルム等）に着弾（付着）したときのヘ
ッド径を制御する様になっており、ドット径を変えるこ
とにより階調印刷が可能である。

【０００４】図８には、インクジェットプリンタで階調
印刷したときの印刷例を示す。図８においては、縦方向
にｎ個（ｎは２以上の整数）のノズルが並んだ印刷ヘッ
ドによって、横方向に１０ドット印刷したときの例であ
る。尚、第３〜第（ｎ−１）のノズルの印刷結果は省略
されており、本例では、階調値は０〜４の５階調として
いる。

【０００５】ここで、階調値０とは印刷なしのことであ
り、第２のノズルの４〜９ドットは階調値０（印刷な
し）である。階調値１〜４は印刷されたインクの径によ
り表現されている。階調値１が最もインク径が小さく、
階調値４が最もインク径が大きい。通常階調値の最も大
きい値で全てを印刷すると、白い部分（印刷されない部
分）のない「ベタ」と呼ばれる印刷となる。

【０００６】図９は階調印刷を行わないインクジェット
プリンタにより２値印刷をした場合の印刷例である。２
値印刷とは印刷ありと印刷なしの２種類の状態しかない
印刷のことである。

【０００７】図１０は従来の階調印刷制御回路のブロッ
ク図であり、図１１は各部電圧波形例である。インクが
噴出するノズル１個に対して１個の制御用ピエゾがあ
る。つまり図１０には記載されていないが、ｎ個のピエ
ゾ４１〜４ｎに対してｎ個のノズルが存在する。尚、４
はピエゾ群を示す。ｎ個のピエゾ４１〜４ｎの一方の端
子は全て共通接続されてグランドレベルに接続されてい
る。ｎ個のピエゾの他方の端子はピエゾ電圧制御部３１
〜３ｎの各々に接続されている。

【０００８】ピエゾ電圧制御部３１〜３ｎの各入力は印
刷制御部１からのロジックレベルの制御信号である。印
刷制御部１では、メモリ２から階調データ（印刷するド
ットの階調値）を読出し、印刷のタイミングに同期させ
てピエゾ電圧制御部へピエゾ駆動時間の制御信号を出力
する。ピエゾ電圧制御部３１〜３ｎでは、印刷制御部１
からの制御信号を基にピエゾ駆動電圧を生成する。

【０００９】図１２はピエゾ電圧制御部の回路の一例で
ある。図１０のピエゾ電圧制御部３１〜３ｎは全て図１
２で示される同じ回路構成である。図１３はピエゾ電圧
制御部の入出力電圧波形の一例である。図１３は階調値
４と階調値２を連続して印刷した場合の入出力電圧波形
である。

【００１０】charge（チャージ）信号がＨレベルになる
とトランジスタＴr1，Ｔr2がオン状態となりダイオード
Ｄ1 を介してコンデンサＣ1 に定電流で電化がチャージ
される。この時、トランジスタＴr4のベースは０［Ｖ］
からＶ4 ［Ｖ］へ向かって直線的に電圧が上昇する。ピ
エゾの駆動電圧（Ｋ点の電圧）はトランジスタＴr4のベ
ース電圧からトランジスタＴr4のＶBE（ベースエミッタ
間電圧）分だけ低い電圧となり、ベース電圧と同じ様に
直線的に電圧が上昇する。この時、ピエゾには、トラン
ジスタＴr4を介して電荷がチャージされる。

【００１１】charge信号がＬレベルに切替わると、トラ
ンジスタＴr1，Ｔr2はオフ状態となり、コンデンサＣ1
にチャージされた電荷はそのままなので、トランジスタ
Ｔr4のベース電圧及びピエゾの駆動電圧は保持されたま
ま変化しない。当然、ピエゾにチャージされた電荷も保
持される。

【００１２】次に、discharge （ディスチャージ）信号
がＨレベルになると、トランジスタＴr3がオン状態とな
り、コンデンサＣ1 にチャージされていた電荷がダイオ
ードＤ2 及びトランジスタＴr3を介してディスチャージ
される。この時、トランジスタＴr5のベース電圧は０
［Ｖ］へ向かって直線的に下降する。ピエゾ駆動電圧は
トランジスタＴr5のベース電圧プラストランジスタＴr5
のＶBEとなり、同様に直線的に下降していく。この時、
ピエゾにチャージされていた電荷はトランジスタＴr5を
介してディスチャージされる。

【００１３】図１３は階調値４と階調値２の印刷の場合
のタイミングチャート及び出力電圧波形である。charge
信号がＴ4 時間Ｈレベルの時、ピエゾの駆動電圧は一定
の傾きで０［Ｖ］からＶ4 ［Ｖ］に上昇する。Ｔ4 時間
以上charge信号がＨレベルであっても、トランジスタＴ
r4のコレクタがＶ4 ［Ｖ］なので、Ｖ4 ［Ｖ］以上にな
ることはない。

【００１４】discharge 信号をＴ4 時間Ｈレベルとする
ことで、ピエゾ駆動電圧を０［Ｖ］に戻している。この
図では、ピエゾの駆動電圧の立上がりと立下がりを同じ
傾きにしているので、chargeとdischarge との時間が同
じになっているが、傾きが違えば同然Ｈレベルの時間も
異なる。

【００１５】階調値２を印刷する場合は、階調値２の印
刷となるインク径に対応した電圧Ｖ2 ［Ｖ］まで、ピエ
ゾ駆動電圧を上昇させる必要がある。そこで、charge信
号をＴ2 時間だけＨレベルとしピエゾ駆動電圧をＶ2
［Ｖ］としている。同様に階調値１を印刷する場合は、
charge信号をＴ1 時間Ｈレベルとし、階調値３を印刷す
る場合には、charge信号をＴ3 時間Ｈレベルとする。

【００１６】図１１は今まで説明してきた図１０の従来
の階調印刷制御回路を使って階調印刷を行った時のピエ
ゾ駆動波形である。ピエゾ４３〜ピエゾ４ｎ−２の駆動
波形は省略してある。図１１の例では、ピエゾ４１は階
調値４、ピエゾ４２は階調値２、ピエゾ４ｎ−１は階調
値１、ピエゾ４ｎは階調値４を同時に印刷しているもの
とする。

【００１７】

【発明が解決しようとする課題】以上説明した従来の階
調印刷制御回路による階調印刷を行う場合、１ノズル
（１ピエゾ）に対し、１つのピエゾ電圧制御部が必要で
ある。１つのピエゾ電圧制御部は１００円程度の部品費
が必要であり、ノズル数ｎは通常１２６程度なので、非
常に高価な回路となってしまう。

【００１８】また、印刷制御部からピエゾ電圧制御部へ
の制御信号線の数もノズル数×２必要であり、印刷制御
部の回路規模が大きくなり高価になってしまう。

【００１９】本発明の目的は、ノズル数であるｎの値に
関係なくピエゾ電圧制御部の数を一個のみとして少ない
部品点数で安価な階調印刷を可能としたインクジェット
プリンタの階調制御回路を提供することである。

【００２０】

【課題を解決するための手段】本発明によれば、複数の
ピエゾ素子の各々に対する印加電圧を制御することによ
り印刷階調の制御をなすようにしたインクジェットプリ
ンタの階調制御回路であって、前記ピエゾ素子の各々の
一端同士の共通接続点に対して共通制御電圧を供給する
一個のピエゾ電圧制御手段と、前記ピエゾ素子の各々に
対応して設けられ対応ピエゾ素子の他端と基準電位点と
の間に設けられた複数のスイッチング素子と、前記ピエ
ゾ素子の各々に対応する階調データに対応したパルス幅
のオン制御電圧を前記対応スイッチング素子の制御電極
へ供給するオン制御手段とを含むことを特徴とするイン
クジェットプリンタの階調制御回路がえられる。

【００２１】そして、前記ピエゾ電圧制御手段は、最大
階調度に対応した時間幅のピエゾチャージ信号及びディ
スチャージ信号に夫々対応した一定傾斜の立上り及び立
下りを有する前記共通制御電圧を生成する手段を有する
ことを特徴とする。

【００２２】また、前記オン制御手段は、前記共通制御
電圧の発生に応答して前記オン制御電圧を発生するよう
にしたことを特徴としており、更に、前記オン制御手段
は、前記ピエゾ素子の各々に対応するシリアル階調デー
タをパラレル階調データに変換する手段と、この変換さ
れたパラレル階調データに基づきピエゾ素子対応の前記
オン制御電圧として生成する手段とを有することを特徴
とする。

【００２３】本発明の作用を述べる。全てのピエゾソ素
子に対して共通に一個のピエゾ電圧制御部を設け、この
ピエゾ電圧制御部により全ピエゾ素子の一方の端子に共
通して共通制御電圧を供給するようにし、ピエゾ素子の
各他端子と基準電圧との間にはスイッチング素子を夫々
設けて、階調度に応じてこれ等スイッチング素子のオン
時間を制御するようにしている。

【００２４】

【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例を説明する。

【００２５】図１は本発明の実施例のブロック図であ
り、図１０と同等部分は同一符号にて示している。ま
た、図２及び図３は図１のブロックの動作波形例を示し
ている。

【００２６】本発明においては、図１に示す様に、ピエ
ゾ群４の複数のピエゾ素子４１〜４ｎの全ての一方の端
子を共通接続して、この共通接続点Ｅに対して一個のピ
エゾ電圧制御部３からのピエゾ制御電圧を図２に示す様
に生成して、全てのピエゾ素子の共通接続点Ｅへ供給す
る様になっている。そして、各ピエゾ素子４１〜４ｎの
他方の端子と基準電位点であるグランド電位点との間に
は、夫々スイッチング素子としてＦＥＴ素子（電界効果
トランジスタ）８１〜８ｎが設けられている。これ等各
ＦＥＴ８１〜８ｎの制御電極であるゲート電極には、Ｆ
ＥＴオン時間制御部７からのオン制御電圧が夫々供給さ
れている。

【００２７】一方、印字制御部１はメモリ２から階調デ
ータを読出し、クロック信号ａに同期してピエゾ素子４
１〜４ｎの階調データをシリアル・パラレル変換部５へ
供給する。本例では、階調値は０〜４の５段階であると
し、よって１つのピエゾ素子の階調データは３ビット構
成である。よって、ｎ個のピエゾ素子の場合には、図３
に示す様に、３×ｎビットのデータ転送となる。

【００２８】ｎ個のピエゾ素子分の階調データを転送
後、印刷制御部１はデータラッチ部に対してラッチ信号
を発生し、このラッチ信号に応答してデータラッチ部６
はパラレルデータをラッチして保持する。その後、印刷
タイミングがくると、印刷制御部１からトリガ信号が生
成され、このトリガ信号に同期してＦＥＴ８１〜８ｎが
オンとなる。但し、階調値が０のピエゾ素子に接続され
ているＦＥＴはオンしない。

【００２９】各ＦＥＴのオン時間は対応するピエゾ素子
の階調データによって定まるものであり、ＦＥＴオン時
間が経過するとオフとなる。図３では、ピエゾ素子４
１，４２，４ｎ−１，４ｎの各階調データは４，２，
１，４であり、よってＦＥＴ８１，８２，８ｎ−１，８
ｎのオン時間はＴ4 ，Ｔ2 ，Ｔ1 ，Ｔ4 となるよう、Ｆ
ＥＴオン時間制御部７からのオン時間制御信号により夫
々制御される。

【００３０】従って、ＦＥＴオン時間制御部７では、各
ピエゾ素子毎のパラレル階調データを、トリガ信号に同
期してクロック信号ｂを元に当該階調データに応じた時
間幅の制御信号に夫々変換するものである。尚、このク
ロック信号ｂはクロック信号ａに対して数倍の周波数を
有するものであり、実際には、例えば、クロック信号ａ
の１ＭHzに対して、８ＭHzないしは１６ＭHzであり、こ
のクロック信号ｂを元にクロック信号ａが生成されるも
のである。

【００３１】ピエゾ電圧制御部３からの出力電圧波形は
図２に示す様になっており、階調値の最大値の場合のピ
エゾ駆動電圧波とされている。

【００３２】ピエゾ電圧制御部３から出力される電圧波
形は、周囲温度，ＦＥＴのオン電圧，印刷媒体の種類，
インクの種類等により異なる場合はあるが、印刷する階
調値によって変化することはない。通常は１ラインまた
は１ページは同じ電圧波形を出力する。

【００３３】ピエゾ電圧制御部３の回路構成は従来の階
調印刷制御回路と同じなので、図１２及び図１３を用い
てピエゾ電圧制御部１の説明をする。本説明では、階調
値は０〜４の５階調なので、ピエゾ電圧制御部３の出力
電圧は最も階調値の高い階調値４の印刷を行う場合のピ
エゾ駆動電圧波形とする必要がある。

【００３４】charge信号がＨレベルになると、トランジ
スタＴr1，Ｔr2がオン状態となり、ダイオードＤ1 を介
してコンデンサＣ1 に定電流で電荷がチャージされる。
この時、トランジスタＴr4のベースは０［Ｖ］からＶ4
［Ｖ］へ向かって直線的に電圧が上昇する。charge信号
がＨレベルとなってからＴ4 時間後にトランジスタＴr4
のベースはＶ4 ［Ｖ］に到達する。ピエゾ電圧制御部３
の出力（図１のＥ点）はトランジスタＴr4のベース電圧
からそのトランジスタのＶBE分だけ低い電圧となり、ベ
ース電圧と同じ様に直線的にＶ4 ［Ｖ］まで上昇する。

【００３５】この時、ピエゾ４にはトランジスタＴr4を
介して電流が流れ、電荷がチャージされる。charge信号
がＬレベルに切替わると、トランジスタＴr1，Ｔr2はオ
フ状態となり、コンデンサＣ1 にチャージされた電荷は
そのままなので、トランジスタＴr4のベース電圧及びピ
エゾ電圧制御部３の出力電圧はＶ4 ［Ｖ］を保持したま
ま変化しない。

【００３６】次にdischarge 信号がＨレベルになると、
トランジスタＴr3がオン状態となり、コンデンサＣ1 に
チャージされていた電荷がダイオードＤ2 及びトランジ
スタＴr3を介してディスチャージされる。この時トラン
ジスタＴr5のベース電圧はＶ4 ［Ｖ］から０［Ｖ］へ向
かって直線的に下降する。discharge 信号がＨレベルに
なってからＴ4 時間後にはトランジスタＴr5のベース電
圧は０［Ｖ］に到達する。

【００３７】ピエゾ電圧制御部３の出力電圧はトランジ
スタＴr5のベース電圧よりそのトランジスタのＶBE分だ
け高い電圧となり、同様に直線的に下降していく。この
時、ピエゾにチャージされていた電荷はトランジスタＴ
r5を介してディスチャージされる。

【００３８】次に、図４を用いてピエゾの両端に印加さ
れる電圧（ピエゾ駆動電圧）について説明する。ここで
はピエゾ４２について説明していく。ピエゾ４２は、一
方がピエゾ電圧制御部に接続され、他方はＦＥＴ８２の
ドレイン端子に接続されている。ＦＥＴ８２のゲートは
ＦＥＴオン時間制御部７、ソースはグランドに接続され
ている。ここではピエゾ４２の階調値を２として説明す
る。

【００３９】ピエゾ電圧制御部３の出力電圧波形は、既
に説明した様に図２に示される電圧波形であり、図４で
は最上段に描かれている。ＦＥＴ８２のゲート入力信号
についても、図３で説明済である。

【００４０】ＦＥＴ８２のドレイン端子の電圧（図１の
Ｇ点）は、ＦＥＴ８２がオン状態の間は０［Ｖ］であ
る。ＦＥＴ８２のゲート入力信号がＨレベルとなりＦＥ
Ｔ８２がオフ状態となった後は、ピエゾ電圧制御部３の
出力電圧波形と同じ傾きでＦＥＴ８２のドレイン電圧は
上昇する。

【００４１】そしてピエゾ電圧制御部３の出力電圧がＶ
4 ［Ｖ］に達した時、ＦＥＴ８２のドレイン電圧はＶ2
［Ｖ］となる。ピエゾ電圧制御部３の出力電圧が下がり
始め、Ｖ2 ［Ｖ］以下になると、ＦＥＴ８２のドレイン
電圧も同じ傾きで下がる。

【００４２】ピエゾ４２の駆動電圧は、Ｅ点の電圧マイ
ナスＧ点の電圧なので、図４の「ピエゾの駆動電圧波
形」の様になり、ピークＶ2 ［Ｖ］の電圧がピエゾ４２
に印加されて階調値の印刷を行う。他のピエゾも同様に
ＦＥＴのオン時間により任意の階調値を印刷することが
できる。

【００４３】以上説明した様に、ピエゾ電圧制御部が１
つでもピエゾに対し、１対１でＦＥＴを接続し、そのオ
ン時間を制御することにより回路規模を小さくし、安価
に階調印刷を実現できる。

【００４４】図５は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号にて示す。通常ピエゾ
及びＦＥＴはキャリアと呼ばれる可動部に実装される。
また印刷制御部は装置の底部または背部に固定されたメ
インボード上に実装される。両者の接続はケーブルによ
って行われるが、芯数が多くなることを避けるために図
１の様に階調データをシリアルデータに変換して転送す
るのが一般的である。

【００４５】図５は図１のシリアル・パラレル変換部５
を設けずに、メインボード上の印刷制御部１内にＦＥＴ
オン時間制御部７を組込んだ構成としている。

【００４６】また、今まで説明してきた階調印刷制御回
路のＦＥＴをバイポーラトランジスタで置換えることも
可能である。図６はＦＥＴをバイポーラトランジスタに
置換えた階調印刷制御回路の一実施例のブロック図であ
り、図１，５と同等部分は同一符号にて示す。

【００４７】また、本発明では階調値を０〜４の５階調
として説明したが階調値は３階調以上いくつでも良い。

【００４８】また、図１の例では、ノズル１個に対しピ
エゾ１個での構成を説明したが、１ノズルに対して複数
ピエゾでインクを噴出しても構わない。図７は、１ノズ
ルに対して２ピエゾの構成での階調印刷制御回路の実施
例のブロック図である。

【００４９】

【発明の効果】以上述べた様に、本発明によれば、ピエ
ゾ電圧制御部を全てのピエゾ素子に共通に１個設けるだ
けで良いので、ピエゾ素子数が増大してもピエゾ電圧制
御部の数は増大することがなくなり、構成が簡素化され
安価になるとういう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のブロックにおけるピエゾ電圧制御部３の
入出力波形図である。

【図３】図１のブロックにおける各部動作波形を示す図
である。

【図４】階調印刷時のピエゾ駆動電圧波形図である。

【図５】本発明の他の実施例のブロック図である。

【図６】本発明の更に他の実施例のブロック図である。

【図７】本発明の別の実施例のブロック図である。

【図８】インクジェットプリンタにおける階調印刷例を
示す図である。

【図９】インクジェットプリンタにおける２値印刷例を
示す図である。

【図１０】従来の階調印刷制御回路のブロック図であ
る。

【図１１】従来の階調印刷制御回路におけるピエゾ駆動
電圧波形図である。

【図１２】ピエゾ電圧制御部３の回路図である。

【図１３】ピエゾ電圧制御部３の入出力波形図である。

【符号の説明】

１ 印刷制御部 ２ メモリ ３ ピエゾ電圧制御部 ４ ピエゾ群 ５ シリアル・パラレル変換回路 ６ データラッチ部 ７ ＦＥＴオン時間制御部 ４１〜４ｎ ピエゾ素子 ８１〜８ｎ ＦＥＴ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のピエゾ素子の各々に対する印加電
   圧を制御することにより印刷階調の制御をなすようにし
   たインクジェットプリンタの階調制御回路であって、 前記ピエゾ素子の各々の一端同士の共通接続点に対して
   共通制御電圧を供給する一個のピエゾ電圧制御手段と、 前記ピエゾ素子の各々に対応して設けられ対応ピエゾ素
   子の他端と基準電位点との間に設けられた複数のスイッ
   チング素子と、 前記ピエゾ素子の各々に対応する階調データに対応した
   パルス幅のオン制御電圧を前記対応スイッチング素子の
   制御電極へ供給するオン制御手段と、を含むことを特徴
   とするインクジェットプリンタの階調制御回路。
2. 【請求項２】 前記ピエゾ電圧制御手段は、最大階調度
   に対応した時間幅のピエゾチャージ信号及びディスチャ
   ージ信号に夫々対応した一定傾斜の立上り及び立下りを
   有する前記共通制御電圧を生成する手段を有することを
   特徴とする請求項１記載のインクジェットプリンタの階
   調制御回路。
3. 【請求項３】 前記オン制御手段は、前記共通制御電圧
   の発生に応答して前記オン制御電圧を発生するようにし
   たことを特徴とする請求項２記載のインクジェットプリ
   ンタの階調制御回路。
4. 【請求項４】 前記オン制御手段は、前記ピエゾ素子の
   各々に対応するシリアル階調データをパラレル階調デー
   タに変換する手段と、この変換されたパラレル階調デー
   タに基づきピエゾ素子対応の前記オン制御電圧として生
   成する手段とを有することを特徴とする請求項３記載の
   インクジェットプリンタの階調制御回路。
5. 【請求項５】 前記スイッチング素子はトランジスタ素
   子であることを特徴とする請求項１〜４いずれか記載の
   インクジェットプリンタの階調制御回路。