JP2013236204A - 回路装置及び電子機器 - Google Patents

回路装置及び電子機器 Download PDF

Info

Publication number
JP2013236204A
JP2013236204A JP2012106544A JP2012106544A JP2013236204A JP 2013236204 A JP2013236204 A JP 2013236204A JP 2012106544 A JP2012106544 A JP 2012106544A JP 2012106544 A JP2012106544 A JP 2012106544A JP 2013236204 A JP2013236204 A JP 2013236204A
Authority
JP
Japan
Prior art keywords
circuit
adjustment signal
adjustment
signal generation
generation circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012106544A
Other languages
English (en)
Inventor
Toshiyuki Misawa
利之 三澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2012106544A priority Critical patent/JP2013236204A/ja
Priority to CN2013101648549A priority patent/CN103391069A/zh
Priority to US13/889,233 priority patent/US20130301753A1/en
Publication of JP2013236204A publication Critical patent/JP2013236204A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0444—Simulation of ladder networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0427—Filters using a single transconductance amplifier; Filters derived from a single transconductor filter, e.g. by element substitution, cascading, parallel connection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0472—Current or voltage controlled filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H2011/0494—Complex filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2210/00—Indexing scheme relating to details of tunable filters
    • H03H2210/02—Variable filter component
    • H03H2210/025—Capacitor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Networks Using Active Elements (AREA)
  • Transceivers (AREA)
  • Transmitters (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

【課題】製造ばらつきや電源電圧、温度の変動などによるトランスコンダクタンスを効率良く補正することができる回路装置及び電子機器を提供すること。
【解決手段】回路装置３００は、受信回路３１０及び送信回路２１０の少なくとも一方を有する通信回路と、通信回路が有する調整対象回路のトランスコンダクタンスを調整する調整信号ＡＧＭ１、ＡＧＭ２を出力する調整信号生成回路１００−１、１００−２とを含む。調整信号生成回路１００−１、１００−２は、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行い、生成された調整信号ＡＧＭ１、ＡＧＭ２に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づく調整信号ＡＧＭ１、ＡＧＭ２を、調整対象回路に対して出力する。
【選択図】図１

Description

本発明は、回路装置及び電子機器等に関する。
近年の携帯無線機器の普及に伴い、より小型で低消費電力の無線回路装置が要求されている。例えばフィルター回路として、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational Transconductance Amplifier）とキャパシターで構成される複素バンドパスフィルター（複素ＢＰＦ）回路を用いることで、無線回路装置の１チップ化を実現している。
ところが、実際の回路装置では、製造ばらつきや電源電圧、温度の変動などによるトランスコンダクタンス及び受動素子の特性の変動が避けられないため、フィルター特性の変動が生じ、その結果無線機器の動作が不安定になるなどの問題がある。
この課題に対して、例えば特許文献１には、ＯＴＡのトランスコンダクタンスを調整して、フィルター特性の変動を補正する手法が開示されている。しかしながらこの手法では、トランスコンダクタンスを調整する調整信号を生成するための回路を設ける必要があり、消費電力の増大を招くなどの課題がある。
特開２００８−１６７０００号公報
本発明の幾つかの態様によれば、製造ばらつきや電源電圧、温度の変動などによるトランスコンダクタンスを効率良く補正することができる回路装置及び電子機器等を提供できる。
本発明の一態様は、受信回路及び送信回路の少なくとも一方を有する通信回路と、前記通信回路が有する調整対象回路のトランスコンダクタンスを調整する調整信号を出力する調整信号生成回路とを含み、前記調整信号生成回路は、前記調整信号の生成処理を行い、生成された前記調整信号に対応する電荷をキャパシターに蓄積し、前記キャパシターに蓄積された電荷に基づく前記調整信号を、前記調整対象回路に対して出力する回路装置に関係する。
本発明の一態様によれば、調整信号生成回路は、調整信号を生成してキャパシターに電荷を蓄積し、キャパシターに蓄積された電荷に基づく調整信号により調整対象回路のトランスコンダクタンスを調整することができるから、製造ばらつきや電源電圧、温度の変動などによるトランスコンダクタンスのずれを効率良く補正することができる。その結果、より安定で確実な無線通信を実現することなどが可能になる。
また本発明の一態様では、前記調整信号生成回路は、前記通信回路が通信パケットの送信又は受信を行わない期間であるパケット非通信期間に、前記調整信号の前記生成処理を行い、生成された前記調整信号に対応する電荷を前記キャパシターに蓄積し、前記キャパシターに蓄積された電荷に基づく前記調整信号を、前記調整対象回路に対して出力してもよい。
このようにすれば、調整信号生成回路は、パケット通信期間には、調整信号の生成処理を行わずに、キャパシターに蓄積された電荷に基づく調整信号により調整対象回路のトランスコンダクタンスを調整することができる。
また本発明の一態様では、前記調整信号生成回路を制御する制御部を含み、前記制御部は、前記調整信号の生成後に、前記調整信号生成回路の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定してもよい。
このようにすれば、調整信号の生成後には調整信号生成回路の消費電力を低減することができるから、通信中の消費電力を増加させずに調整信号を出力することなどが可能になる。
また本発明の一態様では、前記調整信号生成回路は、前記調整対象回路のレプリカ回路を有し、前記調整信号生成回路は、前記調整信号の生成時には、前記レプリカ回路を含む負帰還ループによりフィードバック処理を行い、前記制御部は、前記調整信号の生成後に、前記負帰還ループをオープンループに切り換えてもよい。
このようにすれば、調整信号の生成後に負帰還ループをオープンループに切り換えることで、レプリカ回路などをディスイネーブル状態又は低消費電力モードに設定しても調整信号を一定に保持することができる。
また本発明の一態様では、前記レプリカ回路は、複素バンドパスフィルター回路であり、前記調整信号は、前記複素バンドパスフィルター回路の中心周波数を調整する信号であってもよい。
このようにすれば、調整信号生成回路は、レプリカ回路を含む負帰還ループで複素バンドパスフィルター回路の中心周波数を調整することで、調整信号を生成することができる。
また本発明の一態様では、前記レプリカ回路は、容量値が可変に設定される可変容量キャパシターを有してもよい。
このようにすれば、例えば工場出荷時の検査工程などにおいて、可変容量キャパシターの容量値を所望の値に設定することができる。
また本発明の一態様では、前記調整信号生成回路は、前記調整対象回路のトランスコンダクタンスの所望値からの誤差に対応する電荷を前記キャパシターに蓄積し、前記調整信号を生成してもよい。
このようにすれば、調整信号生成回路は、キャパシターに蓄積された電荷に基づいて調整信号を出力し、調整対象回路のトランスコンダクタンスを調整することができる。
また本発明の一態様では、前記調整信号生成回路は、第１の信号と、前記第１の信号と位相が９０度異なる第２の信号とを、前記レプリカ回路に対して出力するレファレンス信号生成回路と、前記第２の信号と前記レプリカ回路からの第１の出力信号とが入力され、又は前記第１の信号と前記レプリカ回路からの第２の出力信号とが入力されるミキサーと、前記ミキサーからの出力信号を平滑する平滑回路と、をさらに有し、前記ミキサーは、入力された２つの信号の位相誤差を検出し、前記平滑回路は、検出された前記位相誤差に対応する電圧を出力してもよい。
このようにすれば、調整信号生成回路は、検出された位相誤差に対応する電圧に基づいて調整信号を生成することができる。
また本発明の一態様では、前記調整信号生成回路は、検出された前記位相誤差に対応する電荷を前記キャパシターに蓄積する積算回路をさらに有し、前記調整信号生成回路は、前記キャパシターに蓄積された電荷に基づいて、前記調整信号を生成し、出力してもよい。
このようにすれば、調整信号生成回路は、検出された位相誤差に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づいて調整信号を出力し、調整対象回路のトランスコンダクタンスを調整することができる。
また本発明の一態様では、前記調整信号生成回路は、スイッチ回路をさらに有し、前記制御部は、前記スイッチ回路を制御することで、前記調整信号の生成時には、前記負帰還ループによるフィードバック処理の制御を行い、前記調整信号の生成後には、前記負帰還ループをオープンループに切り換えてもよい。
このようにすれば、フィードバック処理により調整信号を生成し、調整信号の生成後、負帰還ループをオープンループに切り換えることができる。
また本発明の一態様では、前記調整信号生成回路として、第１の調整信号生成回路を含み、前記第１の調整信号生成回路は、前記通信回路が有する複素バンドパスフィルター回路に対して、前記調整信号として第１の調整信号を出力してもよい。
このようにすれば、製造ばらつきや電源電圧、温度の変動などによる複素バンドパスフィルター回路の中心周波数などの所望値からのずれを補正することができる。その結果、より安定で確実な無線通信を実現することなどが可能になる。
また本発明の一態様では、前記通信回路が有する前記複素バンドパスフィルター回路は、容量値が可変に設定される可変容量キャパシターを有し、前記第１の調整信号生成回路は、前記可変容量キャパシターの容量値が調整された後に、前記第１の調整信号により、前記複素バンドパスフィルター回路の中心周波数の調整を行ってもよい。
このようにすれば、例えば工場出荷時の検査工程などにおいて、可変容量キャパシターの容量値を調整することにより容量値のばらつきの範囲を縮小することができるから、実際の通信に用いる際には、第１の調整信号生成回路により、狭い調整範囲で中心周波数の調整を行うことができる。
また本発明の一態様では、前記調整信号生成回路として、第２の調整信号生成回路を含み、前記第２の調整信号生成回路は、前記通信回路が有する低雑音増幅器、ミキサー、ＰＬＬ回路及びパワーアンプの少なくとも１つに対して、前記調整信号として第２の調整信号を出力してもよい。
このようにすれば、製造ばらつきや電源電圧、温度の変動などによる低雑音増幅器、ミキサー、ＰＬＬ回路、或いはパワーアンプの回路特性のずれを補正することができる。その結果、より安定で確実な無線通信を実現することなどが可能になる。
本発明の他の態様は、上記いずれかに記載の回路装置を含む電子機器に関係する。
回路装置の基本的な構成例。 パケット通信期間及びパケット非通信期間を説明する図。 調整信号生成回路の基本的な構成例。 平滑回路、スイッチ回路、積算回路、補正電流生成回路、電流加算回路の詳細な構成例。 図５（Ａ）、図５（Ｂ）は、スイッチ回路の第２及び第３の構成例。 複素ＢＰＦ回路の構成例。 図７（Ａ）、図７（Ｂ）は、調整信号生成回路による中心周波数のずれの検出を説明する図。 演算トランスコンダクタンス増幅器の第１の構成例。 演算トランスコンダクタンス増幅器の第２の構成例。 可変容量キャパシターの構成例。 ＯＴＡのテール電流とトランスコンダクタンスとの関係を説明する図。 可変容量キャパシターによる容量値の調整を説明する図。 ミキサーの構成例。 ＰＬＬ回路の構成例。 電圧制御発振回路の構成例。 低雑音増幅器の構成例。 電子機器の構成例。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
１．回路装置
１−１．回路装置及び調整信号生成回路
図１に本実施形態の回路装置３００の基本的な構成例を示す。本実施形態の回路装置３００は、送信回路（広義には通信回路）２１０、受信回路（広義には通信回路）３１０、第１の調整信号生成回路１００−１、第２の調整信号生成回路１００−２、基準クロック生成回路２２０、制御部２６０を含む。なお、本実施形態の回路装置３００は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、通信回路は、送信回路又は受信回路のいずれか一方であってもよい。また、第１、第２の調整信号生成回路１００−１、１００−２のうち、いずれか一方を省略してもよい。
送信回路２１０は、送信用ＰＬＬ（Phase-Locked Loop）回路２３０、変調用制御電圧生成回路２５０及びパワーアンプ（ＰＡ）２４０を含む。受信回路３１０は、低雑音増幅器（ＬＮＡ）３２０、ミキサー３３０、受信用ＰＬＬ回路３５０、複素ＢＰＦ回路２００及び復調回路３６０を含む。
送信用ＰＬＬ回路２３０は、基準クロック生成回路２２０からの基準クロックに基づいて、搬送波の周波数の信号を生成する。変調用制御電圧生成回路２５０は、制御部２６０からの送信データに基づいて変調用制御電圧信号を生成し、送信用ＰＬＬ回路２３０に対して出力する。パワーアンプ（ＰＡ）２４０は、送信用ＰＬＬ回路２３０の出力信号を増幅し、アンテナＡＮＴに供給する。
基準クロック生成回路２２０は、基準クロックを生成して送信用ＰＬＬ回路２３０及び受信用ＰＬＬ回路３５０に出力する。
低雑音増幅器（ＬＮＡ）３２０は、アンテナＡＮＴから入力される受信信号を増幅する。ミキサー３３０は、受信周波数から中間周波数へ周波数変換を行う。複素ＢＰＦ回路２００は、周波数変換後の信号から不要な周波数成分を除去して所望の信号を出力する。受信用ＰＬＬ回路３５０は、基準クロック生成回路２２０からの基準クロックに基づいて、局所周波数の信号を生成し、ミキサー３３０に出力する。復調回路３６０は、所望波の信号を復調して必要なデータを取り出す。
第１、第２の調整信号生成回路１００−１、１００−２は、通信回路が有する調整対象回路のトランスコンダクタンスを調整する第１、第２の調整信号ＡＧＭ１、ＡＧＭ２をそれぞれ出力する。具体的には、図１に示すように、第１の調整信号生成回路１００−１は、受信回路３１０が有する複素バンドパスフィルター回路（複素ＢＰＦ回路）２００に対して第１の調整信号ＡＧＭ１を出力する。また、第２の調整信号生成回路１００−２は、受信回路３１０が有する低雑音増幅器（ＬＮＡ）３２０、ミキサー３３０、ＰＬＬ回路３５０、及び送信回路２１０が有するＰＬＬ回路２３０、パワーアンプ（ＰＡ）２４０の少なくとも１つに対して第２の調整信号ＡＧＭ２を出力する。
本実施形態の回路装置３００によれば、調整信号ＡＧＭ１、ＡＧＭ２により調整対象回路のトランスコンダクタンスｇｍを調整することで、製造ばらつきや電源電圧、温度の変動などによるｇｍの所望値（設計値）からの変動（ずれ）を補償することができる。その結果、より安定で確実な無線通信を実現することなどが可能になる。
第１、第２の調整信号生成回路１００−１、１００−２は、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行い、生成された調整信号ＡＧＭ１、ＡＧＭ２に対応する電荷をキャパシターに蓄積する。そして、キャパシターに蓄積された電荷に基づく調整信号ＡＧＭ１、ＡＧＭ２を、調整対象回路に対して出力する。このキャパシターは、調整信号生成回路１００−１、１００−２に設けることができる。
また、第１、第２の調整信号生成回路１００−１、１００−２は、通信回路が通信パケットの送信又は受信を行わない期間であるパケット非通信期間に、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行い、生成された調整信号ＡＧＭ１、ＡＧＭ２に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づく調整信号ＡＧＭ１、ＡＧＭ２を、調整対象回路に対して出力することができる。こうすることで、パケット通信を行わないパケット非通信期間に調整信号ＡＧＭ１、ＡＧＭ２を生成し、パケット通信期間には調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行わずに、キャパシターに蓄積された電荷に基づいて調整信号ＡＧＭ１、ＡＧＭ２を出力することができるから、通信中の消費電力を低減することができる。
図２は、パケット通信期間及びパケット非通信期間を説明する図である。パケット非通信期間は、通信パケットの送信又は受信を行わない期間であって、例えば図２に示す休止期間を含む。休止期間は、パケット通信期間に先立つ期間、或いは２つのパケット通信期間に挟まれた期間であって、例えばスリープモード期間などである。最初に第１の休止期間が設けられ、次に第１のパケット通信期間、その次に第２の休止期間、そして第２のパケット通信期間、第３の休止期間、第３のパケット通信期間が続く。
各パケット通信期間には、送信期間ＴＸ、受信期間ＲＸ及びスペース期間が設けられる。具体的には、例えば図２に示すように、マスター側端末の場合では、送信期間ＴＸ、スペース期間、受信期間ＲＸ、スペース期間、送信期間ＴＸ、・・・の順に設けられる。また、スレーブ側端末の場合では、受信期間ＲＸ、スペース期間、送信期間ＴＸ、スペース期間、受信期間ＲＸ、・・・の順に設けられる。
パケット非通信期間は、上記のスペース期間であってもよいし、或いは休止期間及びスペース期間の両方であってもよい。ここでスペース期間とは、各パケット通信期間において、送信処理も受信処理もしていない期間である。或いは、マスター側端末及びスレーブ側端末のいずれの端末においても送信処理も受信処理もしていない期間である。具体的には、例えば送信／受信モードの切り換えや送受信の同期を取るための期間である。なお、本実施形態の回路装置３００は、マスター側端末及びスレーブ側端末の両方に適用することができる。
調整信号生成回路１００−１、１００−２は、第１の休止期間に調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行い、生成された調整信号ＡＧＭ１、ＡＧＭ２に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づく調整信号ＡＧＭ１、ＡＧＭ２を調整対象回路に対して出力する。そして例えば第１のパケット通信期間には、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行わずに、キャパシターに蓄積された電荷に基づいて調整信号ＡＧＭ１、ＡＧＭ２を出力することができる。さらに調整信号生成回路１００−１、１００−２は、第２の休止期間に調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行ってもよいし、またさらに第３の休止期間又は第４の休止期間、或いはそれ以降の休止期間に調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行ってもよい。
また、調整信号生成回路１００−１、１００−２は、パケット通信期間のスペース期間に、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行い、生成された調整信号ＡＧＭ１、ＡＧＭ２に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づく調整信号ＡＧＭ１、ＡＧＭ２を調整対象回路に対して出力してもよい。そして例えばスペース期間の後に続く送信期間ＴＸ又は受信期間ＲＸでは、調整信号ＡＧＭ１、ＡＧＭ２の生成処理を行わずに、キャパシターに蓄積された電荷に基づいて調整信号ＡＧＭ１、ＡＧＭ２を出力することができる。
なお、調整信号生成回路１００−１、１００−２は、必ずしもパケット通信期間における各スペース期間ごとに調整信号を生成する必要はなく、少なくとも１つのスペース期間において調整信号を生成してもよい。
第１、第２の調整信号生成回路１００−１、１００−２は、調整対象回路のトランスコンダクタンスの所望値からの誤差（ずれ）に対応する電荷をキャパシターに蓄積し、キャパシターに蓄積された電荷に基づいて、調整信号ＡＧＭ１、ＡＧＭ２を生成する。こうすることで、調整信号ＡＧＭ１、ＡＧＭ２により調整対象回路のトランスコンダクタンスｇｍを調整して、製造ばらつきや電源電圧、温度の変動などによるｇｍの所望値（設計値）からの変動（ずれ）を補償することができる。
第１の調整信号生成回路１００−１は、調整対象回路である複素ＢＰＦ回路２００のレプリカ回路を有し、調整信号の生成時には、レプリカ回路を含む負帰還ループによりフィードバック処理を行う。このレプリカ回路は、複素バンドパスフィルター回路であり、具体的には後述するように１次複素ＢＰＦ回路であり、受信回路３１０が有する複素ＢＰＦ回路２００と同一の中心周波数を有する。第１の調整信号ＡＧＭ１は、複素ＢＰＦ回路２００の中心周波数を調整する。複素ＢＰＦ回路及び中心周波数の調整については、後で詳細に説明する。
また、第２の調整信号生成回路１００−２は、第１の調整信号生成回路１００−１と同一の構成であり、調整信号の生成時には、レプリカ回路を含む負帰還ループによりフィードバック処理を行う。
負帰還ループとは、第１、第２の調整信号生成回路１００−１、１００−２が調整信号ＡＧＭ１、ＡＧＭ２を生成するための負帰還ループであって、具体的には図３に示すレプリカ回路１１０、ミキサーＭＸ、平滑回路ＬＰＦ１、ＬＰＦ２、スイッチ回路ＳＷＡ、積算回路１３５、補正電流生成回路１４０、電流加算回路１６０を含む。
制御部２６０は、送受信の制御処理や回路装置３００の外部の回路（ホスト装置など）とのデータ通信の制御を行う。具体的には、例えば制御部２６０は、搬送周波数の設定処理、変調処理、復調処理などの制御を行う。
さらに制御部２６０は、第１、第２の調整信号生成回路１００−１、１００−２を制御する。具体的には、調整信号ＡＧＭ１、ＡＧＭ２の生成後に、調整信号生成回路１００−１、１００−２の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定する。また、制御部２６０は、調整信号ＡＧＭ１、ＡＧＭ２の生成後に、負帰還ループをオープンループに切り換える。即ち、負帰還ループによりフィードバック処理を行って調整信号ＡＧＭ１、ＡＧＭ２を生成し、調整信号ＡＧＭ１、ＡＧＭ２の生成後に負帰還ループをオープンループに切り換える。そして調整信号生成回路１００−１、１００−２の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定する。こうすることで、調整信号生成回路１００−１、１００−２の消費電力を低減し、或いは最小限に抑えることができるから、通信中の消費電力を低減することができる。
なお以下の説明では、第１、第２の調整信号生成回路１００−１、１００−２について両者を区別する必要がない場合には、単に調整信号生成回路１００と表記する。同様に、第１、第２の調整信号ＡＧＭ１、ＡＧＭ２についても、両者を区別する必要がない場合には調整信号ＡＧＭと表記する。
図３に、本実施形態の第１、第２の調整信号生成回路１００−１、１００−２の基本的な構成例を示す。第１、第２の調整信号生成回路１００−１、１００−２は、同一の回路構成とすることができる。調整信号生成回路１００は、レプリカ回路１１０、ミキサーＭＸ、平滑回路ＬＰＦ１、ＬＰＦ２、スイッチ回路ＳＷＡ、積算回路１３５、補正電流生成回路１４０、基準バイアス電流生成回路１５０、電流加算回路１６０及びレファレンス信号生成回路１８０を含む。なお、本実施形態の調整信号生成回路１００は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、第１、第２の調整信号生成回路１００−１、１００−２のいずれか一方のレファレンス信号生成回路１８０を省略して、替わりに他方のレファレンス信号生成回路１８０から信号の供給を受けてもよい。
調整信号生成回路１００は、トランスコンダクタンスの調整対象となる調整対象回路（例えば複素ＢＰＦ回路２００など）に対して、調整信号ＡＧＭを出力する。調整信号ＡＧＭは調整対象回路（複素ＢＰＦ回路２００など）に含まれるＯＴＡ又は演算増幅器などのｇｍを調整する信号である。
レファレンス信号生成回路１８０は、第１の信号Ｉと、第１の信号Ｉと位相が９０度異なる第２の信号Ｑとを出力する。具体的には、レファレンス信号生成回路１８０は、クロック信号に基づいて、第１の電圧レベルＶＨと第２の電圧レベルＶＬとの間で電圧が変化する第１の信号Ｉ及び第２の信号Ｑを生成し、レプリカ回路１１０に対して出力する。
レプリカ回路１１０は、複素ＢＰＦ回路であり、調整対象回路（複素ＢＰＦ回路）２００のレプリカ回路であって、第１の信号Ｉ及び第１の信号Ｉと位相が９０度異なる第２の信号Ｑが入力され、第１の出力信号ＯＩと第２の出力信号ＯＱとを生成する。具体的には、図３のレプリカ回路１１０は、１次複素ＢＰＦ回路であって、第１の抵抗素子ＲＡ１、第２の抵抗素子ＲＡ２、第１の可変容量キャパシターＣＡ１、第２の可変容量キャパシターＣＡ２、中心周波数シフト回路１１２を含む。
第１の入力ノードＮＡ１には第１の信号Ｉが入力され、第２の入力ノードＮＡ２には第１の信号Ｉと位相が９０度異なる第２の信号Ｑが入力される。具体的には、例えば第１の信号Ｉが時間ｔの関数としてｃｏｓ（ωｔ）と表現される場合には、第２の信号Ｑはｓｉｎ（ωｔ）と表現される。ここでωは第１、第２の信号Ｉ、Ｑの角周波数である。
第１の出力ノードＮＢ１からは第１の出力信号ＯＩが出力され、第２の出力ノードＮＢ２からは第２の出力信号ＯＱが出力される。
第１の抵抗素子ＲＡ１は、第１の入力ノードＮＡ１と第１の出力ノードＮＢ１との間に設けられる。また、第２の抵抗素子ＲＡ２は、第２の入力ノードＮＡ２と第２の出力ノードＮＢ２との間に設けられる。これら第１、第２の抵抗素子ＲＡ１、ＲＡ２は、例えばポリシリコン薄膜などを用いた受動抵抗素子により構成されてもよいし、演算トランスコンダクタンス増幅器（ＯＴＡ：Operational Transconductance Amplifier）により構成されてもよい。なお、抵抗素子の特性の線形性の点からは、受動抵抗素子の方が望ましい。
第１の可変容量キャパシターＣＡ１は、一端が第１の出力ノードＮＢ１に接続され、他端が例えば共通電位ノードＶＣＯＭに接続される。また、第２の可変容量キャパシターＣＡ２は、一端が第２の出力ノードＮＢ２に接続され、他端が例えば共通電位ノードＶＣＯＭに接続される。これら第１、第２の可変容量キャパシターＣＡ１、ＣＡ２の構成例については、後述する。
中心周波数シフト回路１１２は、第１の出力ノードＮＢ１と第２の出力ノードＮＢ２との間に設けられる第１、第２の演算トランスコンダクタンス増幅器ＯＴＡ１、ＯＴＡ２で構成される。第１の信号Ｉの系統のローパスフィルター（ＲＡ１とＣＡ１）と第２の信号Ｑの系統のローパスフィルター（ＲＡ２とＣＡ２）とを互いに極性の異なる１対のＯＴＡ（１つは正極性、他方は負極性）を介して接続することで、中心周波数ω０だけ周波数特性をシフトさせて、バンドパスフィルター（１次複素ＢＰＦ）を得ることができる。ここで、ＯＴＡ１、ＯＴＡ２のトランスコンダクタンス値をｇｍとし、可変容量キャパシターＣＡ１、ＣＡ２の容量値をＣとすると、中心周波数ω０は、ω０＝ｇｍ／Ｃで与えられる。
例えば図３では、ＯＴＡ１は、正極性であって、非反転入力端子（＋）に入力される第１の出力信号ＯＩに基づいて第１の出力電流を出力し、第１の出力電流により第２の可変容量キャパシターＣＡ２が充電されることで、第２の出力信号ＯＱが出力される。そしてＯＴＡ２は、負極性であって、反転入力端子（−）に入力される第２の出力信号ＯＱに基づいて第２の出力電流を出力し、第２の出力電流により第１の可変容量キャパシターＣＡ１が充電されることで、第１の出力信号ＯＩが出力される。
ＯＴＡ１の非反転入力端子（＋）は第１の出力ノードＮＢ１に接続され、その反転入力端子（−）は共通電位ノードＶＣＯＭに接続され、その出力端子は第２の出力ノードＮＢ２に接続される。ＯＴＡ２の非反転入力端子（＋）は共通電位ノードＶＣＯＭに接続され、その反転入力端子（−）は第２の出力ノードＮＢ２に接続され、その出力端子は第１の出力ノードＮＢ１に接続される。ＯＴＡ１及びＯＴＡ２には調整信号ＡＧＭが入力され、調整信号ＡＧＭによりＯＴＡ１、ＯＴＡ２のトランスコンダクタンスが調整される。
共通電位ノードＶＣＯＭは、アナログ信号に対する共通電位（アナログ基準電位、アナロググランド）ノードであって、例えば第１の電源電位（低電位側電源電位）ＶＳＳと第２の電源電位（高電位側電源電位）ＶＤＤとの中間の電位のノードである。
ミキサーＭＸは、第１の信号Ｉと第２の出力信号ＯＱとが入力され、又は第２の信号Ｑと第１の出力信号ＯＩとが入力される。このミキサーＭＸは、第１の信号Ｉと第２の出力信号ＯＱとの位相差、或いは第２の信号Ｑと第１の出力信号ＯＩとの位相差（位相誤差）を検出して、差動信号である第１、第２のミキサー出力信号ＶＭ１、ＶＭ２を出力する。
第１の平滑回路ＬＰＦ１は、ミキサーＭＸからの第１のミキサー出力信号ＶＭ１を平滑して、交流成分を除去して直流成分ＶＡ１を出力する。また、平滑回路ＬＰＦ２は、ミキサーＭＸからの第２のミキサー出力信号ＶＭ２を平滑して、交流成分を除去して直流成分ＶＡ２を出力する。この直流成分ＶＡ１とＶＡ２との電圧差ＶＡ１−ＶＡ２は、ミキサーＭＸに入力された２つの信号（例えばＱとＯＩ）の位相差（位相誤差）に対応する。なお、２つの信号（例えばＱとＯＩ）の位相差と複素ＢＰＦ回路２００の特性との関係については、後述する。
ミキサーＭＸの出力信号ＶＭ１、ＶＭ２は、次式で与えられる。
ＶＭ１＝Ｖ０＋Ｖ（ｔ）／２ （１）
ＶＭ２＝Ｖ０−Ｖ（ｔ）／２ （２）
ここで、Ｖ０はオフセット電圧であり、ミキサーが理想的な特性であれば０となるが、実際の回路では製造ばらつきによりトランジスターなどの特性が設計値からずれるために、Ｖ０は０にはならない。このオフセット電圧Ｖ０は、製造ばらつきや電源電圧、温度の変動などに依存して変化する。しかし差動信号の差ＶＭ１−ＶＭ２を取ることによって、オフセット電圧Ｖ０を消去することができる。こうすることで、Ｖ０に含まれる製造ばらつきや電源電圧、温度の変動などの影響を差し引くことができるから、２つの信号（例えばＱとＯＩ）の位相差φを精度良く検出することができる。なお、以下の説明では式中のＶ０を省略する。
式（１）、（２）のＶ（ｔ）は、例えばＭＸに入力する第２の信号Ｑをｓｉｎ（ωｔ）とし、第１の出力信号ＯＩをｃｏｓ（ωｔ＋φ）とすると、次式で与えられる。
Ｖ（ｔ）＝ｋ・（ｓｉｎ（２ωｔ＋φ）−ｓｉｎφ） （３）
ここで、ｋはミキサーの特性によって決まる定数であり、φは第１の出力信号ＯＩの第１の信号Ｉに対する位相差である。
平滑回路ＬＰＦ１、ＬＰＦ２により、ミキサー出力信号ＶＭ１、ＶＭ２の直流成分を取り出す。平滑回路ＬＰＦ１、ＬＰＦ２の出力信号ＶＡ１、ＶＡ２は、式（１）、（２）、（３）より次式で与えられる。
ＶＡ１＝−ｋ・ｓｉｎφ／２ （４）
ＶＡ２＝＋ｋ・ｓｉｎφ／２ （５）
平滑回路ＬＰＦ１、ＬＰＦ２の出力信号ＶＡ１、ＶＡ２は、スイッチ回路ＳＷＡを介して積算回路１３５に入力される。スイッチ回路ＳＷＡは、制御部２６０の制御に基づいてスイッチ動作を行う。制御部２６０は、スイッチ回路ＳＷＡを制御することで、負帰還ループをオープンループに切り換えることができる。積算回路１３５は、検出された位相誤差に対応する電荷をキャパシターＣＰに蓄積する。
図４に、平滑回路ＬＰＦ１、ＬＰＦ２、スイッチ回路ＳＷＡ、積算回路１３５、補正電流生成回路１４０、電流加算回路１６０の詳細な構成例を示す。なお、本実施形態の平滑回路ＬＰＦ１、ＬＰＦ２、スイッチ回路ＳＷＡ、積算回路１３５、補正電流生成回路１４０、電流加算回路１６０は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
平滑回路ＬＰＦ１は、抵抗素子ＲＰ及びキャパシターＣＰを含み、ミキサー出力信号ＶＭ１を平滑して、直流成分を出力信号ＶＡ１として出力する。また、平滑回路ＬＰＦ２は、ＬＰＦ１と同様に抵抗素子及びキャパシターを含み、ミキサー出力信号ＶＭ２を平滑して、直流成分を出力信号ＶＡ２として出力する。
図４に示すスイッチ回路ＳＷＡは第１の構成例であり、スイッチ素子ＳＷ１、ＳＷ２を含む。スイッチ素子ＳＷ１、ＳＷ２は、制御部２６０の制御によりスイッチ動作を行う。ＳＷ１、ＳＷ２が図４の実線で示す状態にあるときは、負帰還ループが形成されフィードバック処理が行われる。即ち、平滑回路ＬＰＦ１、ＬＰＦ２の出力信号ＶＡ１、ＶＡ２が積算回路１３５に入力され、ＶＡ１、ＶＡ２に基づいて調整信号ＡＧＭが生成され、この調整信号ＡＧＭにより１次複素ＢＰＦ回路であるレプリカ回路１１０の中心周波数がシフトされる。そして中心周波数がシフトすることで、ミキサーＭＸの２つの入力信号（例えばＱとＯＩ）の位相差が変化し、この変化した位相差に対応してＶＡ１、ＶＡ２が変化し、さらに変化したＶＡ１、ＶＡ２に基づいて調整信号ＡＧＭが生成される。
一方、ＳＷ１、ＳＷ２が図４の破線で示す状態にあるときは、調整信号生成回路１００がオープンループとなりフィードバック処理は行われない。即ち、積算回路１３５の演算増幅器ＯＰＡの非反転入力ノード（＋）と反転入力ノード（−）とが同電位に設定されるから、演算増幅器ＯＰＡの出力電流ＩＤ１、ＩＤ２は０になり、キャパシターＣＳ１、ＣＳ２の電荷は変化しない。従って、積算電圧ＶＳ１、ＶＳ２も変化しないから、調整信号ＡＧＭは一定の電圧に保持される。
オープンループである期間には、制御部２６０は、調整信号生成回路１００の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定する。具体的には、レファレンス信号生成回路１８０、レプリカ回路１１０のＯＴＡ１、ＯＴＡ２、ミキサーＭＸをディスイネーブル状態又は低消費電力モードに設定する。こうすることで、調整信号生成回路１００の消費電力を低減し、或いは最小限に抑えることができるから、通信中の消費電力を低減することができる。
積算回路１３５は、演算増幅器ＯＰＡ、抵抗素子ＲＳ１、ＲＳ２、キャパシターＣＳ１、ＣＳ２を含み、平滑回路ＬＰＦ１、ＬＰＦ２の出力信号ＶＡ１、ＶＡ２を積算し、第１、第２の積算電圧ＶＳ１、ＶＳ２を出力する。演算増幅器ＯＰＡからキャパシターＣＳ１、ＣＳ２に流れる電流をそれぞれＩＤ１、ＩＤ２とし、キャパシターＣＳ１、ＣＳ２の容量をＣｓとすると、積算電圧ＶＳ１、ＶＳ２は次式で与えられる。
Figure 2013236204
ここでφ＜０の場合には、式（４）、（５）からＶＡ１＞０、ＶＡ２＜０であるから、ＩＤ１＞０、ＩＤ２＜０となり、ＩＤ１はキャパシターＣＳ１を充電し、ＩＤ２はキャパシターＣＳ２を放電する。一方、φ＞０の場合には、ＶＡ１＜０、ＶＡ２＞０であるから、ＩＤ１＜０、ＩＤ２＞０となり、ＩＤ１はキャパシターＣＳ１を放電し、ＩＤ２はキャパシターＣＳ２を充電する。また、φ＝０の場合には、ＶＡ１＝０、ＶＡ２＝０であるから、ＩＤ１＝０、ＩＤ２＝０となり、キャパシターＣＳ１、ＣＳ２の電荷は変化しない。
式（６）、（７）から分かるように、ＩＤ１（ＩＤ２）が正である期間ではＶＳ１（ＶＳ２）は時間と共に増加し、ＩＤ１（ＩＤ２）が負である期間ではＶＳ１（ＶＳ２）は時間と共に減少する。そしてＩＤ１（ＩＤ２）が０である期間ではＶＳ１（ＶＳ２）は一定値に保持される。
補正電流生成回路１４０は、電圧制御電流源としてＯＴＡ６を含み、非反転入力端子（＋）に積算電圧ＶＳ１が入力され、反転入力端子（−）に積算電圧ＶＳ２が入力される。そして積算電圧の差ＶＳ１−ＶＳ２に比例する補正電流ＩＣＲを生成する。補正電流ＩＣＲは、複素ＢＰＦ回路（広義には調整対象回路）２００に含まれるＯＴＡのトランスコンダクタンス（ｇｍ）の設計値からのずれを補正する電流である。補正電流ＩＣＲは、ＯＴＡ６のトランスコンダクタンス値をｇｍ６とすると、次式で与えられる。
ＩＣＲ＝ｇｍ６・（ＶＳ１−ＶＳ２） （８）
基準バイアス電流生成回路１５０は、基準バイアス電流ＩＲＥＦを生成する。基準バイアス電流ＩＲＥＦは、複素ＢＰＦ回路（広義には調整対象回路）２００に含まれるＯＴＡのトランスコンダクタンス（ｇｍ）の設計値を与えるテール電流を生成するための基準となる電流である。すなわち、素子特性、電源電圧、温度が設計値どおりである場合に、ＯＴＡのｇｍの設計値を与えるテール電流を生成するための基準となる電流である。なお、ＯＴＡのｇｍとテール電流との関係については後述する。
電流加算回路１６０は、補正電流ＩＣＲと基準バイアス電流ＩＲＥＦとを加算する。補正電流ＩＣＲと基準バイアス電流ＩＲＥＦとを加算した電流が、ＯＴＡの所望の（補正後の）ｇｍ値を与えるテール電流を生成するための基準となる電流である。
具体的には、電流加算回路１６０は、例えば図４に示すようにＮ型トランジスターＴＮ４を含む。ＴＮ４のドレイン電流ＩｄｓはＩｄｓ＝ＩＣＲ＋ＩＲＥＦとなるから、ＴＮ４のゲート・ソース間電圧を調整信号ＡＧＭとして出力する。なお、ＯＴＡの構成例と調整信号ＡＧＭによるｇｍの調整については、後述する。
図５（Ａ）に、スイッチ回路ＳＷＡの第２の構成例を示す。第２の構成例のスイッチ回路ＳＷＡは、積算回路１３５の抵抗素子ＲＳ１、ＲＳ２と演算増幅器ＯＰＡとの間に設けられる。ＳＷ１、ＳＷ２が図５（Ａ）の実線で示す状態にあるときは、調整信号生成回路１００がクローズドループとして形成され、調整信号ＡＧＭがレプリカ回路１１０のＯＴＡ１及びＯＴＡ２へ帰還される。このときクローズドループは負帰還回路として動作する。一方、ＳＷ１、ＳＷ２が図５（Ａ）の破線で示す状態にあるときは、オープンループとなりフィードバック処理は行われない。
図５（Ｂ）に、スイッチ回路ＳＷＡの第３の構成例を示す。第２の構成例のスイッチ回路ＳＷＡは、電流加算回路１６０の出力ノードと電圧保持用キャパシターＣＤとの間に設けられる。スイッチ回路ＳＷＡがオン状態であるときは、負帰還ループが形成されフィードバック処理が行われる。一方、スイッチ回路ＳＷＡがオフ状態であるときは、オープンループとなりフィードバック処理は行われない。この場合には、電圧保持用キャパシターＣＤにより、調整信号ＡＧＭは一定の電圧に保持される。
１−２．複素ＢＰＦ回路の調整
図６に、調整対象回路の１つである複素ＢＰＦ回路２００の構成例を示す。図６に示す複素ＢＰＦ回路２００は、抵抗素子Ｒ１ａ〜Ｒ１ｄ、Ｒ２ａ〜Ｒ２ｄ、可変容量キャパシターＣ１ａ、Ｃ１ｂ、Ｃ３ａ、Ｃ３ｂ、中心周波数シフト回路ＦＲＱＳ１〜ＦＲＱＳ４及びインダクター相当回路Ｘ１〜Ｘ４を含む。なお、本実施形態の複素ＢＰＦ回路２００は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、複素ＢＰＦ回路２００の次数は４次に限定されるものではなく、他の次数であってもよい。
中心周波数シフト回路ＦＲＱＳ１〜ＦＲＱＳ４は、２つの演算トランスコンダクタンス増幅器（ＯＴＡ）で構成される。上述したように、第１の信号Ｉの系統のローパスフィルターと第２の信号Ｑの系統のローパスフィルターとを、互いに極性の異なる１対のＯＴＡを介して接続することで、中心周波数ω０だけ周波数特性をシフトさせることができる。即ち、ローパスフィルターからバンドパスフィルター（４次複素ＢＰＦ）を得ることができる。
インダクター相当回路Ｘ１〜Ｘ４は、４つの演算トランスコンダクタンス増幅器（ＯＴＡ）と１つのキャパシターで構成され、インダクターＬ２a、Ｌ４ａ、Ｌ２ｂ、Ｌ４ｂとして動作する。インダクター相当回路Ｘ１〜Ｘ４に含まれる可変容量キャパシターＣ２ａ、Ｃ４ａＣ２ｂ、Ｃ４ｂの容量値をＣｘとし、各ＯＴＡのトランスコンダクタンス値をｇｍとすると、各インダクターＬ２a、Ｌ４ａ、Ｌ２ｂ、Ｌ４ｂのインダクタンス値Ｌは、Ｌ＝Ｃｘ／ｇｍ２で与えられる。
４つの入力信号ＩＰ、ＩＮ、ＱＰ、ＱＮは互いに位相が異なる信号である。ＩＰとＩＮとは位相が１８０度異なり、またＱＰとＱＮとは位相が１８０度異なる。すなわちＩＰとＩＮ及びＱＰとＱＮはそれぞれ１対の差動信号を構成する。またＩＰとＱＰとは位相が９０度異なり、ＩＮとＱＮとは位相が９０度異なる。
中心周波数シフト回路ＦＲＱＳ１〜ＦＲＱＳ４及びインダクター相当回路Ｘ１〜Ｘ４に含まれるＯＴＡは、上述した第１の調整信号生成回路１００−１からの調整信号ＡＧＭ１に基づいて、トランスコンダクタンス値（ｇｍ値）が調整される。
複素ＢＰＦ回路２００は、バンドパスフィルターとして動作し、その中心周波数をｆ０とすると、ω０（＝２×π×ｆ０）と各ＯＴＡのｇｍ値は次のように設定される。
ｇｍ１＝ω０×ＣＣ１ａ （９）
ｇｍ２＝ω０×ＣＣ２ａ （１０）
ｇｍ３＝ω０×ＣＣ３ａ （１１）
ｇｍ４＝ω０×ＣＣ４ａ （１２）
ここでｇｍ１〜ｇｍ４は中心周波数シフト回路ＦＲＱＳ１〜ＦＲＱＳ４に含まれるＯＴＡのトランスコンダクタンス値であり、ＣＣ１ａ、ＣＣ２ａ、ＣＣ３ａ、ＣＣ４ａは可変容量キャパシターＣ１ａ、Ｃ２ａ、Ｃ３ａ、Ｃ４ａの容量値（キャパシタンス値）である。回路設計時には、ω０が所望の周波数になるように、各ＯＴＡのトランスコンダクタンス値ｇｍ１〜ｇｍ４が設定される。また、各可変容量キャパシターの容量値は、工場出荷時の検査工程などにおいて、所望の容量値又は所望の容量値に近い値に設定することができる。
実際の回路では、製造ばらつきや電源電圧、温度の変動などによってｇｍが変動し、そのために中心周波数ω０及びＢＰＦの遮断周波数が設計値からずれてしまう。本実施形態の第１の調整信号生成回路１００−１によれば、レプリカ回路１１０（1次複素ＢＰＦ）の中心周波数のずれを検出して、このずれを補正するようにＯＴＡのトランスコンダクタンス値ｇｍを調整することができる。なお、上述したようにω０＝ｇｍ／Ｃであるから、ｇｍを調整することにより容量値Ｃのばらつきを含めて補正することができる。
ＯＴＡにおいてｇｍが所望値、即ち設計前提値からずれる原因は、ＭＯＳトランジスターのβ又はテール電流ＩＳＳがプロセス、電源電圧、周囲温度の変動によって設計前提値からずれることにある。ここで、βはＭＯＳトランジスターの特性を表すパラメーターの１つであり、チャネル幅をＷ、チャネル長をＬ、移動度をμ、ゲート酸化膜の単位面積当たりの容量をＣｏｘとすると、次式で与えられる。
β＝（Ｗ／Ｌ）・μ・Ｃｏｘ （１３）
従って、図６における全てのＯＴＡのｇｍに何がしかのズレが生じているとすれば、同一集積回路内の近傍に形成されたレプリカ回路１１０（図３）のＯＴＡ１、ＯＴＡ２のｇｍにも同じ原因によって同じ比率でズレが生じているはずである。
このように、製造ばらつきや電源電圧、温度の変動などによってトランスコンダクタンス値ｇｍ又は容量値Ｃが変動した場合には、レプリカ回路１１０と複素ＢＰＦ回路２００とは、同じように中心周波数が変動する。なお、レプリカ回路１１０の中心周波数と複素ＢＰＦ回路２００の中心周波数とは同一でなくてもよい。
なお、レプリカ回路１１０は、１次複素ＢＰＦに限定されず、２次以上の複素ＢＰＦであってもよい。また、図６の複素ＢＰＦ回路２００のように、全差動回路で構成してもよい。
図７（Ａ）、図７（Ｂ）は、本実施形態の第１の調整信号生成回路１００−１による中心周波数のずれの検出を説明する図である。図７（Ａ）に、レプリカ回路１１０における第１の出力信号ＯＩの第１、第２の信号Ｉ、Ｑに対する位相差と中心周波数との関係を示す。また、図７（Ｂ）に、複素ＢＰＦ回路２００（例えば４次複素ＢＰＦ）の周波数特性を示す。バンドパスフィルターの中心周波数の設計値（所望値）をω０とする。
レプリカ回路１１０（１次複素ＢＰＦ）は、図７（Ａ）に示すように第１の出力信号ＯＩと第１の信号Ｉとの位相差は−９０度から９０度の範囲で変化する。図示していないが、例えば複素ＢＰＦ回路２００が４次複素ＢＰＦである場合には、正の周波数領域では位相差は−３６０度から３６０度の範囲で変化する。
中心周波数が設計値ω０に一致している場合には、図７（Ａ）のＡ１に示すように、周波数ω０で第１の出力信号ＯＩと第１の信号Ｉとの位相差φは０度になる。また、第２の信号Ｑの位相は、正の周波数領域では第１の信号Ｉより９０度遅れているから、周波数ω０でＯＩとＱとの位相差は９０度になる。この場合の複素ＢＰＦ回路２００の利得の周波数特性は、図７（Ｂ）のＢ１に示す特性になる。
製造ばらつき等により中心周波数がω１（ω１＞ω０）に変化した場合には、例えば図７（Ａ）のＡ２に示すように、周波数ω０でＯＩとＩとの位相差φは０度より大きくなり、またＯＩとＱとの位相差は９０度より大きくなる。この場合の複素ＢＰＦ回路２００の利得の周波数特性は、例えば図７（Ｂ）のＢ２に示す特性になる。
また、製造ばらつき等により中心周波数がω２（ω２＜ω０）に変化した場合には、図７（Ａ）のＡ３に示すように、周波数ω０でＯＩとＩとの位相差φは０度より小さくなり、またＯＩとＱとの位相差は９０度より小さくなる。この場合の複素ＢＰＦ回路２００の周波数特性は、図７（Ｂ）のＢ３に示す特性になる。
従って、レプリカ回路１１０に周波数ω０の第１、第２の信号Ｉ、Ｑを入力し、平滑回路ＬＰＦ１、ＬＰＦ２の出力信号ＶＡ１、ＶＡ２に基づいて、複素ＢＰＦ回路２００の中心周波数が設計値ω０に一致しているか否か、並びに、複素ＢＰＦ回路２００の２つの遮断周波数ωＨとωＬが設計値に一致しているか否か、を推定することができる。
複素ＢＰＦ回路２００とレプリカ回路１１０は、同一ＩＣチップ内に形成されている。このため、複素ＢＰＦ回路２００の中心周波数及び２つの遮断周波数ωＨとωＬの変動原因（プロセス変動、電源電圧変動、周囲温度変動）は、レプリカ回路１１０の中心周波数変動原因（プロセス変動、電源電圧変動、周囲温度変動）に一致する。
この事実に基づいて、本実施形態の回路装置３００では、調整対象回路の１つである複素ＢＰＦ回路２００における中心周波数変動・遮断周波数変動を検出する代わりに、レプリカ回路（１次複素ＢＰＦ）１１０の中心周波数変動を検出し、この検出結果に基づいて、レプリカ回路１１０及び複素ＢＰＦ回路２００に含まれる全てのＯＴＡのｇｍ値を設計値に近づけるように調整する。
具体的には、平滑回路ＬＰＦ１、ＬＰＦ２の出力信号の差分ＶＡ１−ＶＡ２（図４）が０であれば、中心周波数及び２つの遮断周波数ωＨとωＬは設計値に一致していると判定する。ＶＡ１−ＶＡ２が負（即ちφ＞０）であれば、中心周波数はω０より高い方にずれており、ＶＡ１−ＶＡ２が正（即ちφ＜０）であれば、中心周波数はω０より低い方にずれていると判定する。
なお、図示していないが、第２の出力信号ＯＱの第２の信号Ｑに対する位相差も、図７（Ａ）のＯＩのＩに対する位相差と同様になる。従って、ＯＱとＩの位相差が中心周波数ω０で９０度になるから、ＯＱとＩの位相差を比較してもよい。すなわち、ミキサーＭＸの入力として、ＯＱとＩを用いてもよい。
式（８）に示すように、積算電圧の差分ＶＳ１−ＶＳ２が負の場合には、補正電流ＩＣＲが負になるから、トランスコンダクタンス（ｇｍ）を減少させる調整を行う。ｇｍが減少することで、中心周波数（＝ｇｍ／Ｃ）は低くなり、設計値ω０に近づく。一方、積算電圧の差分ＶＳ１−ＶＳ２が正の場合には、補正電流ＩＣＲが正になるから、トランスコンダクタンスを増加させる調整を行う。ｇｍが増加することで、中心周波数は高くなり、設計値ω０に近づく。そして中心周波数が設計値ω０に一致した場合には、平滑回路の出力信号の差分ＶＡ１−ＶＡ２は０になり、それ以降積算電圧の差分ＶＳ１−ＶＳ２は一定の電圧に保持されるから、ｇｍも一定値に保持される。
なお、調整信号ＡＧＭ１により、ＯＴＡのｇｍがどのようにして調整されるかについては、後述する。
上述したように、トランスコンダクタンスの調整は、レプリカ回路１１０に含まれるＯＴＡだけではなく、複素ＢＰＦ回路２００に含まれるＯＴＡに対しても同じように行われるから、複素ＢＰＦ回路２００の中心周波数並びに２つの遮断周波数ωＨとωＬも設計値に補正される。上述したようにω０＝ｇｍ／Ｃの関係があるから、ｇｍを調整することで、キャパシターの容量値Ｃの変動も含めて中心周波数を補正することができる。例えば容量値Ｃが設計値のｋ倍に変化した場合に、ｇｍ値も設計値のｋ倍に調整することで、中心周波数を設計値に補正することができる。
また、インダクター相当回路Ｘ１〜Ｘ４（図６）のインダクタンスと隣接する可変容量キャパシターＣ１ａ、Ｃ３ａ、Ｃ１ｂ、Ｃ３ｂの容量値との積を所定の設計値に保持すれば、複素ＢＰＦ回路２００の特性は保持される。例えば、Ｘ１（Ｌ２ａ）のインダクタンス値をＬＬ２ａ、隣接する可変容量キャパシターＣ１ａ、Ｃ３ａの容量値をＣＣ１ａ、ＣＣ３ａとした場合に、インダクタンス値と容量値との積ＬＬ２ａ×ＣＣ１ａ、ＬＬ２ａ×ＣＣ３ａを所定の設計値に保持すれば、複素ＢＰＦ回路２００の特性は保持される。ここで、上述したように、ＬＬ２ａ＝ＣＣ２ａ／ｇｍ２の関係があるから、
ＬＬ２ａ×ＣＣ１ａ＝ＣＣ２ａ×ＣＣ１ａ／ｇｍ２ （１４）
ＬＬ２ａ×ＣＣ３ａ＝ＣＣ２ａ×ＣＣ３ａ／ｇｍ２ （１５）
となる。上式から分かるように、容量値が設計値のｋ倍に変化した場合でも、ｇｍ値を設計値のｋ倍に調整することで、インダクタンス値と容量値との積を一定値に保持することができる。
図８に、レプリカ回路１１０及び複素ＢＰＦ回路２００に含まれる演算トランスコンダクタンス増幅器（ＯＴＡ）の第１の構成例を示す。なお、本実施形態のＯＴＡは図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
図８に示すＯＴＡの第１の構成例は、Ｎ型トランジスターＴＮ１、ＴＮ２、ＴＮ３及びＰ型トランジスターＴＰ１、ＴＰ２を含む。ＴＮ１のゲートは非反転入力端子ＶＩＮ＋に接続され、ＴＮ２のゲートは反転入力端子ＶＩＮ−に接続される。ＴＰ１、ＴＰ２はカレントミラー回路を構成する。ＴＮ１のドレイン、ＴＰ１のドレインとゲート、ＴＰ２のゲートは共通接続される。また、ＴＮ２のドレインとＴＰ２のドレインは共通接続され、さらに電流出力端子ＩＯＵＴに接続される。ＴＮ３は、テール電流ＩＳＳの電流源として動作し、ゲートに入力される調整信号ＡＧＭ１によりゲートバイアス電圧が調整されることで、テール電流ＩＳＳの電流値が調整される。
ＴＮ３と電流加算回路１６０（図４）のＴＮ４とはカレントミラー回路を構成するから、ＴＮ３のドレイン電流（テール電流ＩＳＳ）の電流値は、ＴＮ４のドレイン電流（ＩＣＲ＋ＩＲＥＦ）の電流値に比例する。この比例定数は、ＴＮ３とＴＮ４のサイズにより決まる。例えばＴＮ３とＴＮ４とのチャネル長が同一である場合には、チャネル幅の比になる。このようにして、ＯＴＡのテール電流ＩＳＳの電流値はＩＣＲ＋ＩＲＥＦに比例するように設定される。
ＯＴＡのトランスコンダクタンスｇｍは、テール電流ＩＳＳを用いて次式で表される。
Figure 2013236204
ここでβは式（１３）で与えられるＴＮ１、ＴＮ２の特性パラメーターである。この式（１６）は、例えば公知文献である谷口研二著「ＣＭＯＳアナログ回路入門」第４版（２００６年８月１日、ＣＱ出版）Ｐ１０１〜Ｐ１０３に導出が与えられている。
式（１６）から分かるように、テール電流ＩＳＳを調整することで、ＯＴＡのｇｍを調整することができる。上述したように、電流加算回路１６０に含まれるＴＮ４（図４）とテール電流源のＴＮ３とはカレントミラー回路を構成するから、ＴＮ４のドレイン電流Ｉｄｓ＝ＩＣＲ＋ＩＲＥＦに比例するテール電流ＩＳＳを得ることができる。
図９に、演算トランスコンダクタンス増幅器（ＯＴＡ）の第２の構成例を示す。なお、本実施形態のＯＴＡは図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
図９に示すＯＴＡの第２の構成例では、Ｎ型トランジスターＮＭ３、ＮＭ４は、ＯＴＡの入力差動対を構成し、各ゲートが入力端子ＩＮＮ、ＩＮＰにそれぞれ接続される。Ｐ型トランジスターＰＭ５、ＰＭ６は、負荷電流源を構成し、各ドレインが出力端子ＯＵＴＰ、ＯＵＴＮにそれぞれ接続される。Ｎ型トランジスターＮＭ１、ＮＭ２は、各ゲートにバイアス電圧ＶＢＮが印加され、入力差動対ＮＭ３、ＮＭ４に対してそれぞれカスコード接続される。これらＮＭ１、ＮＭ２は、ＯＴＡの出力インピーダンスを高くして、負荷の変動の影響を低減する働きをする。Ｎ型トランジスターＮＭ５、ＮＭ６は、テール電流の電流源を構成し、各ゲートに入力される調整信号ＡＧＭ１によりＯＴＡのテール電流が調整される。テール電流が調整されることで、ＯＴＡのｇｍが調整される。
Ｐ型トランジスターＰＭ３、ＰＭ４、ＰＭ８は、コモンフィードバック用トランジスターであり、ＯＴＡの動作点の直流電位を安定させる働きをする。また、Ｐ型トランジスターＰＭ９及びＮ型トランジスターＮＭ７、ＮＭ８、ＮＭ９は、バイアス電圧生成回路を構成し、負荷電流源ＰＭ５、ＰＭ６のゲートバイアス電圧を生成する。
なお、第２の調整信号生成回路１００−２のレプリカ回路１１０に含まれるＯＴＡ１、ＯＴＡ２についても、上述した第１又は第２の構成例のＯＴＡと同一の構成とすることができる。
図１０に、レプリカ回路１１０に含まれる可変容量キャパシターＣＡ１、ＣＡ２（図３）及び複素ＢＰＦ回路２００に含まれる可変容量キャパシターＣ１ａ、Ｃ１ｂ、Ｃ３ａ、Ｃ３ｂ（図６）の構成例を示す。図１０に示す可変容量キャパシターは、ｎ（ｎは０又は自然数）＋２個のキャパシター及びｎ＋１個のスイッチ素子Ｓ０〜Ｓｎを含み、これらのキャパシターの容量値は、Ｃ０、ΔＣ、２ΔＣ、２２ΔＣ、・・・２ｎΔＣである。
スイッチ素子Ｓ０〜Ｓｎは、例えば回路装置３００に設けたＥＥＰＲＯＭなどの不揮発性メモリーに記憶された容量値設定情報に基づいてオン・オフされる。具体的には、容量値設定情報はｎ＋１ビットで構成され、各ビットの１又は０に基づいてスイッチ素子Ｓ０〜Ｓｎがオン・オフされる。例えばｎ＝２の場合には、容量値設定情報“０００”のときはＳ０、Ｓ１、Ｓ２が全てオフであり、全容量値はＣ０になる。また、容量値設定情報“００１”のときはＳ０がオンでＳ１、Ｓ２がオフであり、全容量値はＣ０＋ΔＣになる。また、容量値設定情報“０１０”のときはＳ０がオフ、Ｓ１がオン、Ｓ２がオフであり、全容量値はＣ０＋２ΔＣになる。このように全容量値を、Ｃ０を最小値としてΔＣ刻みで設定することができる。
工場出荷前の検査工程などにおいて、例えば回路装置３００に設けたＥＥＰＲＯＭなどの不揮発性メモリーに容量値設定情報を記憶することにより、可変容量キャパシターの容量値を所望の容量値又は所望の容量値に近い値に設定することができる。
なお、図１０のスイッチ素子Ｓ０〜Ｓｎをヒューズ又はアンチヒューズなどで置き換えてもよい。この場合には、工場出荷時の検査工程などにおいて、ヒューズを切断又はアンチヒューズを導通させるなどして、可変容量キャパシターの容量値を所望の容量値又は所望の容量値に近い値に設定することができる。
このように本実施形態の回路装置３００によれば、工場出荷時の検査工程などにおいて、可変容量キャパシターの容量値の調整を行い、実際の通信に用いる際には、第１の調整信号生成回路１００−１の調整信号ＡＧＭ１により、中心周波数の調整を行うことができる。こうすることで、ｇｍの調整量（調整範囲）を小さくすることができる。
図１２は、可変容量キャパシターによる容量値の調整を説明する図である。横軸に容量値、縦軸に出現頻度を示す。例えば容量値が図１２に示すように分布しているとする。この場合には、容量値の大きさによって３つのグループに分類し、それぞれに容量調整用のコード（容量値設定情報、例えば“１１”、“１０”、“０１”）を対応づける。そしてこのコードに基づいて、可変容量キャパシターの容量値を設定することができる。具体的には、可変容量キャパシターが図１０に示すＳ０、Ｓ１、Ｃ０、ΔＣ及び２ΔＣから構成される場合には、コード“１１”によりＳ０、Ｓ１が共にオンになり、容量値はＣ０＋３ΔＣに設定される。また、コード“１０”によりＳ０がオフ、Ｓ１がオンになり、容量値はＣ０＋２ΔＣに設定される。また、コード“０１”によりＳ０がオン、Ｓ１がオフになり、容量値はＣ０＋ΔＣに設定される。このようにすることで、容量値の分布が図１２のＣＰで示す範囲に収まるようにすることができるから、ｇｍを調整しなければならない範囲を狭くすることができる。
１−３．ミキサー、ＰＬＬ回路、低雑音増幅器などの調整
図１３に、ミキサー３３０の構成例を示す。なお、本実施形態のミキサー３３０は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
図１３に示すミキサー３３０の構成例は、Ｎ型トランジスターＴＢ１〜ＴＢ７、抵抗素子ＲＢ１、ＲＢ２を含む。ＴＢ１、ＴＢ２の各ゲートには入力信号ＶＩＮ１が入力され、ＴＢ３〜ＴＢ６の各ゲートには、入力信号ＶＩＮ２が入力される。ＴＢ３、ＴＢ６の各ドレインの共通接続ノードと、ＴＢ４、ＴＢ５の各ドレインの共通接続ノードから出力信号ＶＯＵＴが出力される。ＴＢ７はテール電流源を構成するトランジスターであり、ゲートに入力される調整信号ＡＧＭ２によりテール電流が調整され、テール電流が調整されることで、ミキサー３３０のｇｍが調整される。
図１４に、本実施形態の受信用ＰＬＬ回路３５０の構成例を示す。受信用ＰＬＬ回路３５０は、位相比較器３５２、ループフィルター３５４、電圧制御発振回路（ＬＣ−ＶＣＯ）３５６、分周器３５８を含み、局所周波数の信号を生成し、ミキサー３３０に出力する。なお、本実施形態の受信用ＰＬＬ回路３５０は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
基準クロック生成回路２２０は、基準クロックＶＣＫを生成して位相比較器３５２に出力する。位相比較器３５２は、基準クロック信号ＶＣＫと分周された信号ＶＤとの位相を比較して、出力信号ＶＰを出力する。ループフィルター３５４は、位相比較器３５２の出力信号ＶＰに含まれる高周波成分を除去して、低周波成分のみを周波数制御信号ＶＦとして電圧制御発振回路３５６に出力する。電圧制御発振回路３５６は、周波数制御信号ＶＦに対応する周波数で発振し、発振出力信号ＶＯを出力する。分周器３５８は、発振出力信号ＶＯを分周して、分周された信号ＶＤを出力する。
以上の動作を繰り返すことにより、最終的に発振周波数は基準クロックＶＣＫの周波数のＮ倍（Ｎは分周器３５８の分周比）の周波数に設定される。この最終的に設定された周波数が所望の局所周波数となる。
なお、本実施形態の送信用ＰＬＬ回路２３０についても、図１４に示す受信用ＰＬＬ回路３５０と同様の構成とすることができる。
図１５に本実施形態の電圧制御発振回路３５６の構成例を示す。本構成例の電圧制御発振回路３５６は、ＬＣタンク型電圧制御発振回路（ＬＣ−ＶＣＯ：Voltage Controlled Oscillator）であり、Ｎ型トランジスターＮＭ２１、ＮＭ２２、ＮＭ２３、インダクター（コイル）ＬＸ１、ＬＸ２及び周波数制御用バラクターＣＸ１、ＣＸ２を含む。なお、本実施形態の電圧制御発振回路３５６は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
インダクターＬＸ１、ＬＸ２及び周波数制御用バラクターＣＸ１、ＣＸ２は、ＬＣ共振回路を構成し、バラクターＣＸ１、ＣＸ２に印加される電圧ＶＦを変化させることでＣＸ１、ＣＸ２の容量値を変化させ、発振周波数を制御する。Ｎ型トランジスターＮＭ２３は、テール電流源を構成するトランジスターであり、ゲートに入力される調整信号ＡＧＭ２によりテール電流が調整され、テール電流が調整されることで、電圧制御発振回路３５６のｇｍが調整される。
図１６に、本実施形態の低雑音増幅器（ＬＮＡ）３２０の構成例を示す。本構成例の低雑音増幅器（ＬＮＡ）３２０は、Ｎ型トランジスターＴＣ１１、ＴＣ１２、ＴＣ２１、ＴＣ２２、ＴＣ３１、インダクター（コイル）ＬＢ、キャパシターＣＢ１、ＣＢ２を含む。なお、本実施形態の電圧制御発振回路３５６は図１６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
Ｎ型トランジスターＴＣ１１、ＴＣ１２、ＴＣ２１、ＴＣ２２は、カスコード接続の増幅用トランジスターを構成する。また、インダクター（コイル）ＬＢ及びキャパシターＣＢ１、ＣＢ２は、ＬＣ負荷回路を構成する。Ｎ型トランジスターＴＣ３１は、テール電流源を構成するトランジスターであり、ゲートに入力される調整信号ＡＧＭ２によりテール電流が調整され、テール電流が調整されることで、低雑音増幅器（ＬＮＡ）３２０のｇｍが調整される。
本実施形態のパワーアンプ（ＰＡ）２４０の構成例については、図示していないが、例えば図１６の低雑音増幅器（ＬＮＡ）３２０に類似した差動増幅器の構成とすることができる。そして調整信号ＡＧＭ２を、テール電流源を構成するトランジスターのゲートに入力することで、ｇｍを調整することができる。
第２の調整信号生成回路１００−２を用いて、上記の回路のｇｍを精度良く設計値（目標値、所望値）に調整するためには、第２の調整信号生成回路１００−２のレプリカ回路１１０において可変容量キャパシターＣＡ１、ＣＡ２の容量値Ｃを所望値（設計値）に設定しておく必要がある。図１０に示す可変容量キャパシターを用いることにより、工場出荷時の検査工程などにおいて、容量値Ｃを所望値（設計値）に設定することができる。
具体的には、例えば可変容量キャパシターＣＡ１、ＣＡ２の容量値をモニターするために、所定のテストモードに設定された場合に検査用の端子として振る舞う端子（検査用端子）を設けておき、検査工程でこの検査用端子に外部の抵抗素子を接続してＲＣ時定数を測定する。外部抵抗素子の抵抗値Ｒは正確に分かっているから、所望の容量値Ｃに対応するＲＣ時定数を正確に算出できる。可変容量キャパシターＣＡ１、ＣＡ２の容量値Ｃを可変に設定しながらＲＣ時定数を測定し、ＲＣ時定数が所望値になるようにすれば、容量値Ｃを所望の容量値に設定することができる。
こうすることで、第２の調整信号生成回路１００−２の可変容量キャパシターＣＡ１、ＣＡ２の容量値を所望値（設計値）に設定することができる。そして第２の調整信号生成回路１００−２が出力する調整信号ＡＧＭ２により、低雑音増幅器（ＬＮＡ）３２０、ミキサー３３０、ＰＬＬ回路２３０、３５０、或いはパワーアンプ（ＰＡ）２４０のｇｍを調整することができるから、製造ばらつきや電源電圧、温度の変動などによる回路特性の変動を補正することができる。
なお、第２の調整信号生成回路１００−２による調整信号ＡＧＭ２の生成処理は、上述した第１の調整信号生成回路１００−１と同様に行われる。但し、可変容量キャパシターＣＡ１、ＣＡ２の容量値は、第１の調整信号生成回路１００−１のＣＡ１、ＣＡ２とは異なってもよいし、従って調整信号ＡＧＭ２の電圧値は調整信号ＡＧＭ１の電圧値と異なってもよい。
以上説明したように、本実施形態の回路装置３００によれば、レプリカ回路１１０の位相誤差を検出し、その検出結果に基づいてトランスコンダクタンスを調整することで、複素ＢＰＦ回路２００の中心周波数及び低雑音増幅器（ＬＮＡ）３２０、ミキサー３３０、ＰＬＬ回路２３０、３５０、或いはパワーアンプ（ＰＡ）２４０の回路特性の設計値（所望値）からのずれを補正することができる。その結果、本実施形態の回路装置３００を無線機器等に用いた場合には、製造ばらつきや電源電圧、温度の変動などによる中心周波数及び回路特性の設計値（所望値）からのずれを補正することができる。また、無線通信の開始前にレプリカ回路１１０の位相誤差を検出して調整信号ＡＧＭを生成し、調整信号ＡＧＭの生成後に調整信号生成回路１００の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定することができるから、通信中の消費電力を低減することができる。その結果、消費電力を増加させずに、より安定で確実な無線通信を実現することなどが可能になる。
さらに本実施形態の回路装置３００では、調整信号ＡＧＭの電圧をキャパシターに保持する方式であるから、例えば調整信号ＡＧＭをデジタル値に変換してレジスターなどに記憶する方式と比較して、簡素な構成で且つ低消費電力で調整対象回路の調整を行うことができる。
２．電子機器
図１７に、本実施形態の回路装置３００を含む電子機器４００の構成例を示す。本実施形態の電子機器４００は、回路装置３００、センサー部４１０、Ａ／Ｄ変換器４２０、記憶部４３０、ホスト４４０、操作部４５０を含む。
電子機器４００は、例えば温度・湿度計、脈拍計、歩数計等であって、検出したデータを無線により送信することができる。センサー部４１０は、温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等を含み、電子機器４００の用途に応じたセンサーが用いられる。センサー部４１０は、センサーの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４２０は、増幅された信号をデジタル信号に変換して回路装置３００へ出力する。ホスト４４０は、例えばマイクロコンピューター等で構成され、デジタル信号処理や或いは記憶部４３０に記憶された設定情報や操作部４５０からの信号に基づいて電子機器４００の制御処理を行う。記憶部４３０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４５０は、例えばキーパッド等で構成され、使用者が電子機器４００を操作するために用いられる。
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
１００−１、１００−２ 第１、第２の調整信号生成回路、１１０ レプリカ回路、
１１２ 中心周波数シフト回路、１３０ 差分信号生成回路、１３５ 積算回路、
１４０ 補正電流生成回路、１５０ 基準バイアス電流生成回路、
１６０ 電流加算回路、１８０ レファレンス信号生成回路、
２００ 調整対象回路、２１０ 送信回路、２２０ 基準クロック生成回路、
２３０ ＰＬＬ回路（送信用）、２４０ パワーアンプ、
２５０ 変調用制御電圧生成回路、２６０ 制御部、
３００ 回路装置、３１０ 受信回路、３２０ 低雑音増幅器、
３３０ ミキサー、３５０ ＰＬＬ回路（受信用）、３６０ 復調回路、
４００ 電子機器、４１０ センサー部、４２０ Ａ／Ｄ変換器、４３０ 記憶部、
４４０ ホスト、４５０ 操作部、
ＡＧＭ１、ＡＧＭ２ 第１、第２の調整信号、
ＣＡ１、ＣＡ２ 可変容量キャパシター、ＲＡ１、ＲＡ２ 抵抗素子、
ＯＴＡ１、ＯＴＡ２ 演算トランスコンダクタンス増幅器、ＭＸ ミキサー、
ＬＰＦ１、ＬＰＦ２ 平滑回路、Ｉ 第１の信号、Ｑ 第２の信号、
ＯＩ 第１の出力信号、ＯＱ 第２の出力信号
図５（Ｂ）に、スイッチ回路ＳＷＡの第３の構成例を示す。第３の構成例のスイッチ回路ＳＷＡは、電流加算回路１６０の出力ノードと電圧保持用キャパシターＣＤとの間に設けられる。スイッチ回路ＳＷＡがオン状態であるときは、負帰還ループが形成されフィードバック処理が行われる。一方、スイッチ回路ＳＷＡがオフ状態であるときは、オープンループとなりフィードバック処理は行われない。この場合には、電圧保持用キャパシターＣＤにより、調整信号ＡＧＭは一定の電圧に保持される。
図１６に、本実施形態の低雑音増幅器（ＬＮＡ）３２０の構成例を示す。本構成例の低雑音増幅器（ＬＮＡ）３２０は、Ｎ型トランジスターＴＣ１１、ＴＣ１２、ＴＣ２１、ＴＣ２２、ＴＣ３１、インダクター（コイル）ＬＢ、キャパシターＣＢ１、ＣＢ２を含む。なお、本実施形態の低雑音増幅器（ＬＮＡ）３２０は図１６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

Claims (14)

  1. 受信回路及び送信回路の少なくとも一方を有する通信回路と、
    前記通信回路が有する調整対象回路のトランスコンダクタンスを調整する調整信号を出力する調整信号生成回路とを含み、
    前記調整信号生成回路は、
    前記調整信号の生成処理を行い、生成された前記調整信号に対応する電荷をキャパシターに蓄積し、
    前記キャパシターに蓄積された電荷に基づく前記調整信号を、前記調整対象回路に対して出力することを特徴とする回路装置。
  2. 請求項１において、
    前記調整信号生成回路は、
    前記通信回路が通信パケットの送信又は受信を行わない期間であるパケット非通信期間に、
    前記調整信号の前記生成処理を行い、生成された前記調整信号に対応する電荷を前記キャパシターに蓄積し、前記キャパシターに蓄積された電荷に基づく前記調整信号を、前記調整対象回路に対して出力することを特徴とする回路装置。
  3. 請求項１又は２において、
    前記調整信号生成回路を制御する制御部を含み、
    前記制御部は、
    前記調整信号の生成後に、前記調整信号生成回路の少なくとも一部の回路をディスイネーブル状態又は低消費電力モードに設定することを特徴とする回路装置。
  4. 請求項１乃至３のいずれかにおいて、
    前記調整信号生成回路は、
    前記調整対象回路のレプリカ回路を有し、
    前記調整信号生成回路は、
    前記調整信号の生成時には、前記レプリカ回路を含む負帰還ループによりフィードバック処理を行い、
    前記制御部は、
    前記調整信号の生成後に、前記負帰還ループをオープンループに切り換えることを特徴とする回路装置。
  5. 請求項４において、
    前記レプリカ回路は、複素バンドパスフィルター回路であり、
    前記調整信号は、前記複素バンドパスフィルター回路の中心周波数を調整する信号であることを特徴とする回路装置。
  6. 請求項５において、
    前記レプリカ回路は、
    容量値が可変に設定される可変容量キャパシターを有することを特徴とする回路装置。
  7. 請求項４乃至６のいずれかにおいて、
    前記調整信号生成回路は、
    前記調整対象回路のトランスコンダクタンスの所望値からの誤差に対応する電荷を前記キャパシターに蓄積し、前記調整信号を生成することを特徴とする回路装置。
  8. 請求項４乃至７のいずれかにおいて、
    前記調整信号生成回路は、
    第１の信号と、前記第１の信号と位相が９０度異なる第２の信号とを、前記レプリカ回路に対して出力するレファレンス信号生成回路と、
    前記第２の信号と前記レプリカ回路からの第１の出力信号とが入力され、又は前記第１の信号と前記レプリカ回路からの第２の出力信号とが入力されるミキサーと、
    前記ミキサーからの出力信号を平滑する平滑回路と、をさらに有し、
    前記ミキサーは、入力された２つの信号の位相誤差を検出し、
    前記平滑回路は、検出された前記位相誤差に対応する電圧を出力することを特徴とする回路装置。
  9. 請求項８において、
    前記調整信号生成回路は、
    検出された前記位相誤差に対応する電荷を前記キャパシターに蓄積する積算回路をさらに有し、
    前記調整信号生成回路は、
    前記キャパシターに蓄積された電荷に基づいて、前記調整信号を生成し、出力することを特徴とする回路装置。
  10. 請求項９において、
    前記調整信号生成回路は、
    スイッチ回路をさらに有し、
    前記制御部は、
    前記スイッチ回路を制御することで、
    前記調整信号の生成時には、前記負帰還ループによるフィードバック処理の制御を行い、
    前記調整信号の生成後には、前記負帰還ループをオープンループに切り換えることを特徴とする回路装置。
  11. 請求項１乃至１０のいずれかにおいて、
    前記調整信号生成回路として、
    第１の調整信号生成回路を含み、
    前記第１の調整信号生成回路は、
    前記通信回路が有する複素バンドパスフィルター回路に対して、前記調整信号として第１の調整信号を出力することを特徴とする回路装置。
  12. 請求項１１において、
    前記通信回路が有する前記複素バンドパスフィルター回路は、
    容量値が可変に設定される可変容量キャパシターを有し、
    前記第１の調整信号生成回路は、
    前記可変容量キャパシターの容量値が調整された後に、
    前記第１の調整信号により、前記複素バンドパスフィルター回路の中心周波数の調整を行うことを特徴とする回路装置。
  13. 請求項１乃至１２のいずれかにおいて、
    前記調整信号生成回路として、
    第２の調整信号生成回路を含み、
    前記第２の調整信号生成回路は、
    前記通信回路が有する低雑音増幅器、ミキサー、ＰＬＬ回路及びパワーアンプの少なくとも１つに対して、前記調整信号として第２の調整信号を出力することを特徴とする回路装置。
  14. 請求項１乃至１３のいずれかに記載の回路装置を含むことを特徴とする電子機器。
JP2012106544A 2012-05-08 2012-05-08 回路装置及び電子機器 Pending JP2013236204A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012106544A JP2013236204A (ja) 2012-05-08 2012-05-08 回路装置及び電子機器
CN2013101648549A CN103391069A (zh) 2012-05-08 2013-05-07 电路装置及电子设备
US13/889,233 US20130301753A1 (en) 2012-05-08 2013-05-07 Circuit device and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012106544A JP2013236204A (ja) 2012-05-08 2012-05-08 回路装置及び電子機器

Publications (1)

Publication Number Publication Date
JP2013236204A true JP2013236204A (ja) 2013-11-21

Family

ID=49535246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012106544A Pending JP2013236204A (ja) 2012-05-08 2012-05-08 回路装置及び電子機器

Country Status (3)

Country Link
US (1) US20130301753A1 (ja)
JP (1) JP2013236204A (ja)
CN (1) CN103391069A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161382A (ja) * 2018-03-12 2019-09-19 ローム株式会社 増幅回路並びに増幅回路に関わる半導体装置及びドライバ装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8918070B2 (en) * 2012-05-04 2014-12-23 Analog Devices, Inc. Frequency tuning for LC circuits
WO2017166286A1 (zh) * 2016-04-01 2017-10-05 深圳市汇顶科技股份有限公司 积分电路及信号处理模块

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172911A (ja) * 2002-11-19 2004-06-17 Matsushita Electric Ind Co Ltd フィルタ装置
JP2005204204A (ja) * 2004-01-19 2005-07-28 Nec Electronics Corp 周波数設定回路
JP2005223439A (ja) * 2004-02-03 2005-08-18 Nec Electronics Corp 周波数設定回路
JP4660248B2 (ja) * 2005-03-31 2011-03-30 パナソニック株式会社 フィルタ自動調整装置およびフィルタ調整方法ならびに携帯電話システム
JP2007201962A (ja) * 2006-01-30 2007-08-09 Matsushita Electric Ind Co Ltd フィルタ自動調整回路およびフィルタ調整方法ならびに携帯電話システム
JP2007214800A (ja) * 2006-02-08 2007-08-23 Nec Electronics Corp 複素フィルタ回路
US7463086B2 (en) * 2006-11-17 2008-12-09 O2Micro International Ltd. Apparatus and method for tuning a band pass filter
JP4731462B2 (ja) * 2006-12-27 2011-07-27 ルネサスエレクトロニクス株式会社 受信装置
JP5591734B2 (ja) * 2011-02-18 2014-09-17 富士通マイクロソリューションズ株式会社 バンドパスフィルタ及びバンドパスフィルタのキャリブレーション方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161382A (ja) * 2018-03-12 2019-09-19 ローム株式会社 増幅回路並びに増幅回路に関わる半導体装置及びドライバ装置

Also Published As

Publication number Publication date
CN103391069A (zh) 2013-11-13
US20130301753A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
US9712159B2 (en) Differential signal driving circuit
JP5591734B2 (ja) バンドパスフィルタ及びバンドパスフィルタのキャリブレーション方法
US9013234B2 (en) Transconductance adjustment circuit, circuit device, and electronic apparatus
US7443214B2 (en) PLL circuit and frequency setting circuit using the same
US5793257A (en) Oscillator having switching capacitors and phase-locked loop employing same
US9431959B2 (en) Crystal oscillator
US7459963B2 (en) Filter apparatus including differential slave gm-C filter with frequency characteristics automatically tuned by master circuit
US8542073B2 (en) Variable-capacitance device
US20150061786A1 (en) Crystal oscillator circuit having low power consumption, low jitter and wide operating range
CN105743493B (zh) 具有频率控制环路的振荡器
US8922266B2 (en) Calibration circuit
JP2008537668A (ja) 抵抗に対する温度補償のためのアレンジメント及び方法
US7705667B2 (en) Filter adjusting circuit
JP2013236204A (ja) 回路装置及び電子機器
WO2018042528A1 (ja) 容量式センサ
JP5782762B2 (ja) トランスコンダクタンス調整回路、回路装置及び電子機器
Chiu et al. Active thermal compensation of MEMS based gyroscope
JPH10322196A (ja) 補正回路及びこれを有する電子回路装置
US10361706B2 (en) Clock and data recovery (CDR) circuit
JP2004222018A (ja) スイッチトキャパシタ増幅回路
JP4844760B2 (ja) 自動調整回路、フィルタ回路、および周波数特性自動調整方法
JP2011155386A (ja) 増幅回路、集積回路装置及び電子機器
CN108352813B (zh) 具有有源离散电平环路滤波器电容器的环路滤波器
JP2010093361A (ja) フィルタ回路
US11418202B2 (en) Oscillator circuit and phase locked loop