JP2007214800A

JP2007214800A - 複素フィルタ回路

Info

Publication number: JP2007214800A
Application number: JP2006031444A
Authority: JP
Inventors: Katsuharu Kimura; 克治木村
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-02-08
Filing date: 2006-02-08
Publication date: 2007-08-23
Also published as: US20070182480A1; US7586366B2

Abstract

【課題】通過帯域での平坦特性を確保し、チップ面積や消費電流を縮減する複素フィルタ回路の提供。
【解決手段】互いに９０度位相の異なる２つの差動信号を入力とし、９０度位相の異なる２つの差動信号を出力とする3次以上の次数を有する高次複素エリプティックフィルタにおいて、内部に結合器（ジャイレータ）と直列接続される容量を含む回路ブロックを少なくても２つ以上有する。前記高次複素エリプティックフィルタがおよそ40dBの阻止域等リップル特性を有する3次逆チェビシェフフィルタである。あるいは、エリプティック容量間の結合器（ジャイレータ）を取り去ってなる。あるいは、前記エリプティック容量をそれと並列に配置される前記容量にほぼ等しくしている。あるいは、前記エリプティック容量を取り去ってなる。あるいは、回路を構成するOTAのgm値と容量値がそれぞれほぼ２の等比数列で表される整数比である。
【選択図】図１４

Description

本発明は、フィルタ回路に関し、特にLSI上に集積されるオンチップフィルタ回路に関する。

従来、受信機においては、イメージ周波数帯域からの信号成分を除去する目的でハートレー(Hartley)型イメージレジェクションミキサ(image rejection mixer)やウィーバー(Weaver)型イメージレジェクションミキサが用いられてきた。

最近では、ローエンドの無線機では、受信機にシングルスーパーヘテロダイン方式でIF周波数をこれまでよりも低くしてLSI化して信号処理がし易くしたLow-IF方式と呼ばれる受信方式が用いられるようになった。

しかし、IF周波数が低いために、ミキサの前段に挿入されるRFフィルタではイメージ周波数を除去できないために、ミキサ以降の信号においては位相を90°だけ異ならせて信号処理を行う直交復調方式が採用され、ミキサ出力の信号からIF信号を取り出すためのフィルタ回路として、複素フィルタ回路を用いるようになってきている。

特に無線LANやGPS受信機には、しばしばLow-IF方式が用いられ、こうした複素フィルタ回路を用いる場合が多くなってきている。

こうしたローエンドの無線機では、送受信機(TRX)のRF回路からベースバンドの信号処理までを含んで１チップで必要な回路機能を集積化するのが一般的になりつつあり、複素フィルタ回路も当然チップ上に集積されている。

また、こうした無線機は、本願発明者等が設計担当した時分割多重方式でガウシアンフィルタを用いたMSK変調方式のディジタル自動車無線機が実現されて以来、音声もディジタル化して伝送するディジタル無線機になっており、この最初のディジタル無線機もその後はGSMと呼ばれるようになり、デファクトスタンダードとして現在でも最も多く生産される携帯電話機の地位を維持している。

こうしたディジタル無線機では、送受信機に用いられる帯域制限用のフィルタでの符号間干渉がビット誤りに大きな影響を及ぼす。

GSM以後は、GSM以外では、線形変調方式が用いられるようになり、こうした帯域制限用のフィルタはアナログフィルタで実現され、オンチップに集積化される。

したがって、こうした帯域制限用のフィルタは、LSI設計者の専任事項となりつつあり、GSM以前の、例えば日本国内の大容量自動車電話のように、データ伝送用にはベッセルフィルタを用いるなどということは見かけられなくなった。

最近では、バターワースフィルタやエリプティックフィルタ、あるいはチェビシェフフィルタが用いられ、極稀には、逆チェビシェフフィルタが用いられることが見かけられることがある。

帯域制限用フィルタでは、隣接帯域での減衰量を、60dBとか80dB程度確保して、隣接帯域からの信号の漏れを、0.1%とか0.01%程度のレベルに抑えることが要求される。

したがって、帯域制限用フィルタでは急進な減衰特性が要求され、かつてのベッセルフィルタのように位相特性を重視した緩やかな減衰特性を持つフィルタの採用は影を潜めている。

減衰量の確保を考慮すると、ベッセルフィルタよりはバターワースフィルタが選択され、低次数でも減衰量を確保しようとすると、バターワースフィルタよりはチェビシェフフィルタ、あるいはエリプティックフィルタが選択されることは理がある。

バターワースフィルタは、一般には、最大平坦特性を持つと言われているが、同一次数で同一カットオフ周波数を有するバターワースフィルタと逆チェビシェフフィルタとでは、実は、逆チェビシェフフィルタの方が最大平坦特性を有している。

同様に、チェビシェフフィルタとエリプティックフィルタとでは、急進な減衰特性は、エリプティックフィルタの方が実現し易いことは周知されている。

また、逆チェビシェフフィルタは、エリプティックフィルタに類するが、その伝達関数がチェビシェフフィルタの伝達関数を以降に説明するような逆変換を施して導入されるだけの条件が付加されたものである。

このように考えると、通過帯域内では、最大平坦特性を保ち、急進な減衰特性が得られる逆チェビシェフフィルタは、こうした帯域制限用フィルタに適したフィルタ型式であると言えよう。

しかし、以降に説明するように、チェビシェフフィルタの伝達関数を逆変換して求める導入方法自体が複雑であるために、LSI設計者が専任事項として所望の逆チェビシェフフィルタを設計するまでには至っていない、というのが現状である。

そのために、逆チェビシェフフィルタは、設計手法が分かり易く解説されており、素子パラメータを示したテーブルが完備されているベッセルフィルタ、バターワースフィルタ、チェビシェフフィルタ、エリプティックフィルタといったフィルタのようには、身近なものにはなっていない。

実際には、チェビシェフフィルタであれ、エリプティックフィルタであれ、その設計手法はかなり複雑であり、LSI設計者がそれを短期間で習得することは困難であると思われる。それでも、半世紀前から素子パラメータを示したテーブルが完備されており、シミュレータ等で特性確認が比較的容易に行われてきたから、LSI上に実現されてきただけであろう。

次に複素フィルタ回路について説明する。複素フィルタ(Complex filter)回路とは、周波数軸上で一定周波数だけシフトして、周波数軸上での正の周波数特性と負の周波数特性との対称性を無くしたフィルタをいう。虚数jを含むフィルタであるが、フィルタの振幅特性も位相特性もフィルタの伝達特性をsの関数（分数形）で表わし、s->jωに置き換え、得られた実部と虚部との関係で決まるが、周波数に依存しない虚数部を持つ素子が導入され、そのためにフィルタの振幅特性も位相特性も変化することになる。

一般的には、実周波数領域でのLPFをBPFに変換し、虚周波数領域での減衰特性を確保するために用いられ、受信機でのイメージ周波数を減衰させる必要がある低IF(Low-IF)受信機に用いられるものである。

複素フィルタ回路は、ポリフェーズフィルタ(Polyphase filter)回路とも呼ばれている。

フィルタの伝達関数H(s)において、H(jω)とおけば、実部と虚部との関係からフィルタの振幅特性と位相特性が求められる。

複素フィルタでは、H(j(ω−ω₀))とおいて、周波数軸上でω₀だけシフトさせて実周波数領域でのLPFをBPFに変換するものである。

はじめに図２６に示す３次エリプティックラダーLPFを説明する。

３次エリプティックLCラダーLPFの伝達関数H(s)は、R1＝R3＝1とおくと、
C2を削除した場合には伝達関数H(s)は

と求められる。

ただし、H(0)＝1となるように分子を２に設定している。

C2を追加した場合には伝達関数H(s)は

(1)式の伝達関数を周波数軸でω₀だけシフトすると

となる。

(2)式の伝達関数を周波数軸でω₀だけシフトすると

となる。

すなわち、

となる。

(5)式の伝達関数を持つ複素エリプティックフィルタは図４に示される。ただし、G1＝ω₀C1、G2＝ω₀C2、G3＝ω₀C3、R2＝ω₀L2であり、ここではG1、G2、G3、R2を正(>0)としている。

例として、3次エリプティックLPF（C1＝C3＝0.6229、C2＝0.0240、L2＝0.9477、R1＝R3＝１、ω_C＝1.823rad）を周波数軸でω₀＝1.92radだけシフトさせると、図２７のように、通過帯域が0.097rad〜3.743radのω₀＝1.92radをセンタとするBPFに変換され、ω＝0の周波数軸に対して非対称な特性を持ついわゆる複素BPFとなっている。

このように、複素BPFの周波数特性や位相特性は、Excel等を用いれば、周波数ω->ω−ω₀にシフトすることで簡単に得られる。

しかし、図４のように、フィルタ構成は複雑になり、しかも、負のコンダクタンスや負の抵抗が必要になり、パッシブ素子では構成できない。

RLCラダーフィルタをエミュレートした3次gm-C LPFの回路図は図２８に示される。エリプティック容量C2を削除した場合には伝達関数H(s)は、シングルエンドの場合には

となる。ただし、H(0)＝1となる補正は行っていない。

ダブルエンド（全差動）の場合には

となる。

g_m1〜g_m7が等しくg_mであるとすると、シングルエンドの場合には

と表わされる。

g_m1〜g_m7が等しくg_mであるとすると、ダブルエンド（全差動）の場合には

と表わされる。

エリプティック容量C2を追加したエリプティックgm-C LPFの場合に、伝達関数H(s)は、シングルエンドの場合には

となる。ただし、H(0)＝1となる補正は行っていない。

ダブルエンド（全差動）の場合には

となる。

と表わされる。

と表わされる。

gm-Cフィルタでは、ジャイレータによりインダクタンスLをキャパシタンスCに変換しているために、周波数に依存する素子はキャパシタンスだけである。したがって、負のコンダクタンスのみの追加で複素フィルタが構成でき、負の抵抗は必要ない。

キャパシタンスCは周波数ωに依存するコンダクタンスGを持ち、
G＝jωC (14)
と表わされる。

いま、
G(s)＝sC (15)
とおくと、
G(jω)＝jωC (16)
となる。

したがって、複素フィルタを構成するキャパシタンスCの複素コンダクタンスG(j(ω−ω₀))は
G(j(ω−ω₀))＝j(ω−ω₀)C＝jωC−jω₀C (17)
となる。

直交復調システムでは、I,Q、２チャネルのフィルタが必要となる。ここで、IチャネルフィルタとQチャネルフィルタでは入力信号に90°の位相差を持ち、Iチャネルフィルタの入力信号をVとすればQチャネルフィルタの入力信号はjVとおける。

また、同一の２つのフィルタでは各々のキャパシタンスに印加される電圧は位相が90°異なり、それぞれVi、jViとおける。

すなわち、I、Q間のキャパシタンス間をgm＝−ω₀Cの２つのOTAで互いに結合(couple)することで、(17)式の複素コンダクタンスを実現できることが記載されている（図２９(a)，(b)）。

実際には、図２９(c)に示されるようになる。あるいは、図４は、ジャイレータを用いて図３１のような等価回路でも示される。

しかし、図４と比較すると、キャパシタンスCiに並列接続される−jGi(=−ｊω₀Ci)が無く、OTAから供給される電流−jGiがあるだけであり、一見すると電流パスが無いためにキルヒホッフの電流則に違いがあるようにも見受けられる。

しかし、−jGi(=−ｊω₀Ci)の電流は負であり、図４の-jGiに電流が流れ込む訳ではなく、-jGiから電流が流れ出すから等価である。

また、gm-C LPFではO、TAのgmとキャパシタンスCiの比gm/Ciが一定となるようにOTAをチューニングするが、キャパシタンス間を結合しているOTAのgm(＝−ω₀Ci)もキャパシタンスCiの比gm/Ciが一定(−ω₀)となるようにチューニングされることになる。

図２９(c)に示した変換を用いた複素gm-C BPFの例は、エリプティックフィルタの場合に限れば例は見当たらない。

図３０において、エリプティック容量C2を取った場合が記載されている。図３０において、g_mC2＝ω₀C_L2である。また、エリプティック容量C2はC2<<C1，C3であるから、図４において、G2<<G1，G3である。

さらに、OTAの個数を削減するために、図３２に示すようなバイクワッド型で複素エリプティックgm-Cフィルタを実現することも考えられる。

ここでは、エリプティック容量C2を差動OTAを用いて結合させても良いのではあるが、ここでは、g_mc1とg_mc3に負担させることとする。

したがって、G2を2倍にして、それぞれ
g_m1＝ω₀(C₁＋C₂)、
g_m3＝ω₀(C₃＋C₂)
としても、伝送零点の相対的な位置は大きくはズレないであろうと期待できる。

ただし、(12)式の分母のｓ³の係数においては、
C₂ ²(C₂<<C_L2)
を含む項に関しては２がかかるために多少の誤差が生じる。（バイクワッドエリプティックgm-C LPFについては詳しく後述する。）

以上が、一般的な複素フィルタをgm-Cフィルタで構成する方法である。

従来技術例として示した、F. Behbahani et al.の論文では、上述した複素3次エリプティックgm-C LPFを5次に次数を上げたものであり、回路が、図３３に示される。

この例でも同様に、I、Q間の各エリプティック容量間を結合する結合器はあえて表示されていない。これは、回路がシングルエンドになっており、差動入力でOTAは表示されていないために、差動OTAが必要とされるエリプティック容量間の結合器の表示が出来ないことも一因かもしれない。

なお、非特許文献２にはVoorman、Shounoの方法が説明されているが、後述される本発明とは全く相違している。

F. Behbahani et al,"A Fully Integrated Low-IF CMOS GPS Radio With On-Chip Analog Image Rejection," IEEE Journal of Solid-State Circuits, Vol. 37, No. 12, pp. 1721-1727. Dec. 2002. 2000/7/26-27, pp.222-224, Figure1 谷本洋 "複素フィルタ実現におけるVoormanの方法とShounoの方法の等価性に関する注意" 00/10/21北海道支部大会 Kitami Institute f Technology インターネット＜URL:http://www.elec.kitami_it.ac.jp/~tanimoto/PUBLICATIONS/complex_filter95.pdf>

従来の回路は、下記記載の問題点を有している。

第１の問題点は、通過帯域内の平坦特性を維持できない、ということである。その理由は、素子数が多くなり、個々の素子の素子感度も高く、製造バラツキ等により素子間の整合性が多少でもブレルとフィルタ特性への影響が現れ、特に通過帯域内の平坦特性の維持が難しくなるためである。

第２の問題点は、所望の減衰特性を得るためには、フィルタの次数を高くせざるを得なくなり、このために回路素子が増え、チップサイズが増大する、ということである。その理由は、所望の減衰特性を確保するためにはフィルタの次数を高くせざるを得ないためである。

第３の問題点は、フィルタ回路の消費電流が増える、ということである。その理由は、フィルタの次数が高くなることで回路素子が増えるためである。

したがって、本発明は、上記問題点に鑑みて為されたものであって、特性、性能を向上し、低次数化を図り、低消費電力化、小チップ化を図る回路を提供することにある。

本発明の複素フィルタ回路は、互いに９０度位相の異なる２つの差動信号を入力とし、９０度位相の異なる２つの差動信号を出力とする3次以上の次数を有する高次複素エリプティックフィルタにおいて、内部に結合器（ジャイレータ）と直列接続される容量を含む回路ブロックを少なくても2つ以上有する。

本発明において、前記高次複素エリプティックフィルタがおよそ40dBの阻止域等リップル特性を有する3次逆チェビシェフフィルタである。

本発明において、エリプティック容量間の結合器（ジャイレータ）を取り去った構成としてもよい。

本発明において、前記エリプティック容量をそれと並列に配置される前記容量にほぼ等しくしている。

本発明において、前記エリプティック容量を取り去った構成としてもよい。

本発明において、回路を構成するOTAのgm値と容量値がそれぞれほぼ２の等比数列で表される整数比とされる。

上記非特許文献２に記載されたVoorman、Shounoの方法のいずれも、インダクタLがそのまま残るが、後述される本発明では、フローティングインダクタLを等価変換してキャパシタCに置き換えており、さらに回路を全て差動化している。また、容量比とOTAのgmの比についても規定している。

本発明によれば、所望の減衰特性が最小限のフィルタの次数で実現できる。その理由は、本発明においては、フィルタ内部の増幅手段を含めた全体でフィルタの周波数特性を所望の減衰特性にできるためである。

本発明によれば、消費電流を低減することができる。その理由は、本発明においては、フィルタの次数を最小限にできるからである。

本発明によれば、チップ面積を縮減できる。その理由は、本発明においては、増幅手段（アンプ）を含めて最小限のフィルタの次数で実現できるからである。

本発明によれば、良好な雑音特性を得ることができる。その理由は、本発明においては、増幅手段（アンプ）で増幅された雑音を後段のフィルタ部で減衰できるからである。

非特許文献１（Behbahani et al.の論文）では、5次エリプティックLCラダーLPFをそのままエリプティックgm-C LPFに変換しただけであり、OTAの個数を削減しないと、消費電流やチップ面積を削減できないことは明白である。

本願では、こうした目的があり、急進な減衰特性と通過帯域内の平坦特性が同時に実現できるエリプティックフィルタの一種である逆チェビシェフ・フィルタを採用し、OTAの数を減らせられるgm-Cフィルタの構成方法として知られているバイクァッド法を適用する。

ここでは、バイクァッド法を用いて構成された3次逆チェビシェフgm-C LPFを複素バイクァッドgm-C BPFに変換するやり方を例にして説明する。最初に、逆チェビシェフ・フィルタについて説明する。

逆チェビシェフ・フィルタは通過帯域の位相特性が良いフィルタの形式として知られており、Inverse Chebychev filters あるいは、Type-II Chebychev Filtersと英語表記される。国内では「逆チェビシェフ・フィルタ」または「逆チェビチェフ・フィルタ」と呼ばれている。

逆チェビシェフ・フィルタは、通過域は平坦（maximally flat）で、阻止域には伝送零点を持つために等リップル(equi-ripple)の波状のうねりを持つ。雑誌等には、しばしば「減衰域の傾斜は，同じ次数のチェビシェフ特性に等しく、通過域を平坦にしてもチェビシェフ特性と同じだけの傾斜を得ることができます。」と記載されているが、これでは逆チェビシェフ・フィルタを全く理解していないことを明白に告白している。

実際には、逆チェビシェフ・フィルタの減衰域の傾斜は、元のチェビシェフ・フィルタの減衰域の傾斜に比べると、通過域端（−3.01dB点）から伝送零点までは大きくなるが、エリプティック・フィルタと同様に、伝送零点を越えた高周波域では元のチェビシェフ・フィルタの減衰特性よりは著しく劣化してくる。

しかし、−3.01dB点までの通過帯域内での平坦特性は、同じ次数のバターワース・フィルタよりも良くなっている。すなわち、急進な減衰特性が得られるエリプティック・フィルタと通過帯域内の平坦特性がバターワース・フィルタよりも多少優れた両者の特性を併せ持ったフィルタとして逆チェビシェフ・フィルタが存在している。

一般に、逆チェビシェフ・フィルタは簡単には、「通過域平坦、阻止域等リップル」で表わされる。

しかし、上述した雑誌の筆者の技術レベルでなくても、逆チェビシェフ・フィルタの技術解説をすることは難しい。

一般的なテキストでも、取り扱っている場合は稀であり、あっても、「逆チェビシェフ・フィルタは技術的には高度であるために本書で扱うレベルを超えている」として、概要を紹介するだけに止まっている。専門書でも1ページか、記載が何もない場合が多かたである。最近の書でほとんど扱ってはいないことが、この逆チェビシェフ・フィルタの利用を困難にしているとも言えよう。

逆チェビシェフ・フィルタには「逆」が付いている。逆＝inverseであるが、inverseは逆関数のinverseである。チェビシェフ・フィルタと逆チェビシェフ・フィルタとでは明確に区別する必要があるが、逆（＝inverse）とは通過域と阻止域の関係を関数的に逆転させたことを意味している。

チェビシェフ・フィルタの伝達関数をT_C(s)とし、第１段階で
｜T_IC(jω)｜²＝1−｜T_C(jω)｜² (18)
を求め、第２段階で
｜H(jω)｜²＝｜T_IC(j/ω)｜² (19)
を求める。

第３段階は、(19)式から逆チェビシェフ・フィルタの伝達関数H(s)を求める。

(18)式は通過域と阻止域の入れ替えであり、(19)式は周波数軸の入れ替えである。

すなわち、通過域と阻止域の入れ替えで、LPF->HPF(HPF->LPF)に変換し、周波数軸の入れ替え(ω->1/ω)でHPF->LPF(LPF->HPF)に戻している。

したがって、通過域の等リップルが阻止域に移り、阻止域の周波数ωと共に単調に減衰する特性が通過域の平坦特性に変わる。

上述した内容を具体的に説明する。はじめに３次チェビシェフLPFを扱う。

３次チェビシェフLCラダーLPFの伝達関数T_C(s)は、R1＝R3＝1、C1＝C2＝c、L2＝lとおくと、

と求められる。ただし、T_C(0)＝1となるように分子を２に設定している。

振幅特性の２乗は

となる。

通過域と阻止域の入れ替えると、

となる。

さらに、周波数軸を入れ替えると、

となる。

ここで注目すべき点は、分子と分母の第２項の関係である。(23)式の分母

の第２項と分子

とは

で纏められ、ωⁿの各係数を見ると分子には−があり、分母は＋が付くために、分子のωⁿの各係数が分母のωⁿの各係数よりも小さくなっていることである。

したがって、３次逆チェビシェフLPFの伝達関数H(s)は

と導かれる。

なお、(20)式は、3次バターワースLPFにも適用される。

また、(23)式で√（平方根）をとると、(24)式に示した３次逆チェビシェフLPFの振幅特性が得られる。

(23)式から、分母は1次LPFと２次LPFで実現され、分子はエリプティック容量で実現される。したがって、gm-Cフィルタで実現でき、OTAの必要個数は今までどおりフィルタの次数で決定される。

チェビシェフ・フィルタの伝達関数T_C(s)から、逆チェビシェフ・フィルタの伝達関数H(s)を求めるには、
・分母は、係数を最高次->最低次（定数）と順次入れ替える、
・分子は、エリプティック特性を実現するas²＋bの項を随時追加する、
ことで実現されよう。

逆チェビシェフLPFの伝達関数の求め方は下記のように一般化できる。

α_min[dB]を減衰域の等リップルとする。

今、α_minを60dB、n＝7（7次）に設定すると、ε＝0.001(＝10^-3)であるから、20log(ε)＝−α_minとなり、

と表わされる。

次に、

を導入する。

この時に、

を用いて、k＝0, 1, 2, 3を代入し、12.8571°、38.5714°、64.2857°、90°を得る。

−α_K＝sinh(a)・sin(Φ_K) (28)
±β_K＝cosh(a)・cos(Φ_K) (29)
を求める。

ただし、cos(90°)＝0であるから、
a₀＝α₃/cosh(a) (30)
b_k＝2α_K/cosh(a) (31)
c_K＝(α_K ²+β_K ²)/cosh²(a) (32)
である。

また、分母の係数については、
Ω₂＝sin(π/n)/cosh²(a)、Ω₄＝sin(2π/n)/cosh²(a)、Ω₆＝sin(4π/n)/cosh²(a) (33)
である。

以上をまとめると、
奇数次（n＝3, 5, 7, …）の時に、

と表わされる。

偶数次（n＝2, 4, 6, …）の時に、

と表わされる。

一例として、阻止域の等リップル特性が40dBの逆チェビシェフLPFの伝達関数の求め方は、n＝3（3次）として、

ここで、

であり、α_max（<3dB）は等リップル値を示す。

また、

である。

この時に、根は
−α_K＝sinh(a)・sin(Φ_K) (40)
±β_K＝cosh(a)・cos(Φ_K) (41)
と求められる。

ここで、

である。

ここで、逆チェビシェフLPFで-40dBの等リップルの減衰特性を得るためには、α_max＝0.0004342ｄBとなり、ε＝0.01となる。(36)式より、a＝1.766142155となり、sinh(a)＝2.83862838728775となる。

また、Φ_K＝30°、90°、150°となり、
p₁,p₂＝−1.41931419364388±j2.60640717096099
p₃＝−2.83862838728775
と求められる。

0.0004342dBリップル３次チェビシェフLPFの伝達関数は

となる。

分母を展開すると、

となる。

ただし、カットオフ周波数ω_hp（hp：half-power）は

となっている。

0.0004342dBリップル３次チェビシェフLPFの場合にはカットオフ周波数ω_hp＝3.00957237となっている。カットオフ周波数ω_hp＝1にすると、0.0004342dBリップル３次チェビシェフLPFの伝達関数は

となる。

分母を因数分解した伝達関数は

となる。

ちなみに、(3)式と(46)式とで係数を比較すると、c＝1.060220526、l＝1.939882512となっている。これらの値を(7)式に代入すると、３次逆チェビシェフLPFの伝達関数H(s)は

と求められる。あるいは、分母を因数分解して

となる。

以上、逆チェビシェフ・フィルタについて説明した。また、伝達関数の求め方も一般化して示した。

次に、バイクァッド法について説明する。バイクァッド法では1次フィルタと2次バイクァッドフィルタのブロックに分割され、高次フィルタはそれらの各伝達関数の積で表わされる。

図１に示した１次LPFの伝達特性H₁(s)は

と表わされる。

図２に示した2次バイクァッド・エリプティックLPFの伝達特性H₂(s)は

と表わされる。

したがって、バイクァッド法を用いて構成された3次gm-C LPFの伝達関数H(s)は

と表わされる。

一方、バイクァッド法を用いて構成された3次エリプティックgm-C LPFは図３に示される。

始めに、エリプティック容量C2を削除した場合には伝達関数H(s)は、ダブルエンド（全差動）の場合には、

となる。

g_m1〜g_m6が等しくg_mであるとすると、ダブルエンド（全差動）の場合には

と表わされる。

エリプティック容量C2を追加したエリプティックgm-C LPFの場合に、伝達関数H(s)は、ダブルエンド（全差動）の場合には、

となる。

と表わされる。

ここで、(13)式と(56)式を比べると、それぞれの伝達関数の分子は等しいが、分母の定数、sの1次と3次の係数が異なっている。

また、同様に(52)式とも差異が見られる。この差異は図１９のように複素エリプティックgm-Cフィルタを構成した場合にフィルタ特性が理想特性からズレる要因となる。特に、複素エリプティックフィルタにおいては通過帯域内の平坦特性が維持できないことになり易い。

この問題は、図１に示した1次LPFと図２に示した2次バイクァッド・エリプティックLPFの間にバッファアンプを挿入してエリプティック容量の電荷が前段の1次LPFに流れ込まないようにして影響が及ばないようにすれば良い。

現実のOTAはシングルエンドで使用する場合には2次以上の遇高調波歪が顕著に現れ、通常はダブルエンド（全差動）で用いられる。

［動作の説明］
逆チェビシェフ・フィルタでは通過域と減衰域の入れ替えがあるためにLCラダーでの表記はできていない。したがって、伝達関数からBiquad法での実現方法を述べる。分母、分子が因数分解された3次逆チェビシェフLPFの伝達関数として(49)式を用いる。

この伝達関数を1次LPF：

と2次エリプティックLPF：

に分解する。

図１に示した１次LPFの伝達特性H₁(s)は

と表わされる。

(50)式と(58)式の係数を比較すると、

より、g_m1＝g_m2である。これはもともと(58)式で分子を1とせずに、1.060221として分母の0次の係数と等しく設定したから当然である。

すなわち、H₁(0)＝1が成り立つ。

当然、H₂(0)＝1が成り立っている。

となる。

ここで、g_m3＝g_m4＝g_m5＝g_m6＝g_mとおくと、(60)式より、

(62)式と(64)式は等しくなり、(64)式を代入して、

(61)式より

(63)式より、C₂＝0.093076693C₃であるから、

と求められる。

ここで、(65)式、(66)式、(68)式を比較すると、C1：CL2：C3＝1：0.9999998224：1.000001037となっており、違いは±0.00002%以内となっている。すなわち、現実にはC1＝CL2＝C3と見なして良い。ここに、エリプティック容量以外は全て等しい容量値で実現できる3次逆チェビシェフgm-C LPFが得られた。

gm-Cフィルタではgyrator（ジャイレータ）を用いて容量CをインダクタンスLに変換してLCRフィルタをOTA-Cフィルタ、いわゆるgm-Cフィルタに変換するものであるが、フローティングLであれば、４つのOTAと１つの容量が必要になり、素子数が多く、回路電流の削減も難しい。

上述したバイクァッド法を用いると、この部分を削減でき、 2次のフィルタ当り4個のOTAが必要にある。したがって、I、Qの2系列のLPFが必要になる複素フィルタにおいてはこの問題は一層深刻である。

図１６に示したエリプティックRLCラダーLPFを複素フィルタ化すると、図４のようになる。

図４に示した複素3次エリプティック・フィルタのシリーズブランチ(L2、-ｊR2、C2、-ｊG2)のアドミッタンスY_C2は

となる。

虚数抵抗、あるいは虚数コンダクランスと容量のみでY _C2(s)と等価なアドミッタンスを実現できれば、置き換えることが可能となり、gm-Cフィルタで複素エリプティック・フィルタを実現した場合にOTAの個数を大幅に削減できるようになる。

図５に示すように、インダクタンスL2を用いないで容量Cs2で置き換えた場合のシリーズブランチ(Cs2、-ｊRs2、Cp2、-ｊGp2)のアドミッタンスY_s2は

と表わされる。

ここで、ｓ＝ｊωであるから、

となる。

Y_c2(jω)とY_s2(jω)をωについて係数を比較すると、
ωが掛かる第1項において
C２＝Cp2 (74)
定数となる第2項において

分数となる第3項の分母のωが掛かる項において

分数となる第3項の分母の定数項において
R2＝−Rs2 (77)
が成り立てばよい。

すなわち、この場合にインダクタンスLを容量Cに置き換えても等価なアドミッタンスが得られる。

したがって、(74)式〜(77)式を置き換えると、
Cp2＝C2 (78)
Rs2＝−R2 (79)

と変換式が求まる。

また、虚数抵抗は従来の複素フィルタで用いたジャイレータからなるI、Q容量間の結合器で実現できることは勿論である。ただし、結合器に用いるジャイレータの入出力を入れ替えると虚数抵抗の抵抗値の正負の符号が逆転する。

ここでは、ジャイレータの入出力の一方に直列に容量Cs2を挿入する。

この回路結合は信号路に対して非対称となるが、直列に容量Cs2を挿入する方法は、ジャイレータ->容量でも、容量->ジャイレータでもフィルタ特性は等しくなる。

虚数抵抗の実現回路としては、図６に示す(a)、(b)、(c)、(d)の4種類がある。

しかし、本願の目的のように、実現される複素BPFにおいて通過帯域内での平坦特性を重視する場合には、これら4種類の虚数抵抗の実現回路は正相側と逆相側とでは同一回路にすべきである。

正相側と逆相側とで別々の虚数抵抗回路を用いた１２通りの回路の場合には理想素子でのSPICEシミュレーションにおいてさえも通過帯域内で±0.1%程度の傾きを持ち、I、Q間や正相、逆相間で互いに異なる傾きになる８パターンの異なる特性が得られた。

したがって、素子感度の影響や素子の製造バラツキ等の影響を考慮すると、正相側と逆相側とでは同一の虚数抵抗回路を用いるべきである。

また、レイアウト上は寄生容量等の影響を考慮して、例えば5次のエリプティックフィルタの場合には、ジャイレータ->容量、容量->ジャイレータ（、あるいは逆に、容量->ジャイレータ、ジャイレータ->容量）として対称になるようにレイアウトする方が良いであろうし、回路図もそのように記載すべきである。

こうして実現される3次複素フィルタの回路図は、図６に示す(a)、(b)、(c)、(d)の虚数抵抗回路を、それぞれ正相側と逆相側に用いる４×４の１６通りある。なお、図６（ａ）では、互いの差動入力端子と差動出力端子同士を接続したOTA１１、１２を備え、OTA１１の反転入力端子（−）と端子１(正相側)間に容量Cs2、OTA2の非反転入力端子（＋）と端子４(逆相側)間にCs2を備え、OTA１１の非反転入力端子（＋）は端子２（正相側）に直接接続され、OTA2の反転入力端子（-）は端子３（逆相側）に直接接続されている。図６（ｂ）では、OTA１１の非反転入力端子（＋）と端子２(正相側)間に容量Cs2、OTA2の非反転入力端子（＋）と端子４(逆相側)間にCs2を備え、OTA１１の反転入力端子（−）は端子１（正相側）に直接接続され、OTA2の反転入力端子（-）は端子３（逆相側）に直接接続されている。図６（ｃ）では、OTA１１の非反転入力端子（＋）と端子２(正相側)間に容量Cs2、OTA2の反転入力端子（−）と端子３(逆相側)間にCs2を備え、OTA１１の反転入力端子（−）は端子１（正相側）に直接接続され、OTA2の非反転入力端子（＋）は端子４（逆相側）に直接接続されている。図６（ｄ）では、OTA１１の反転入力端子（−）と端子１(正相側)間に容量Cs2、OTA2の反転入力端子（−）と端子３(逆相側)間にCs2を備え、OTA１１の非反転入力端子（＋）は端子２（正相側）に直接接続され、OTA2の非反転入力端子（＋）は端子４（逆相側）に直接接続されている。

しかし、上述したように理想素子を用いたSPICEシミュレーションの結果からは、正相側と逆相側とで別々の虚数抵抗回路を用いた１２通りの回路の場合には通過帯域内で±0.1%程度の傾きを持ち、I、Q間や正相、逆相間で互いに異なる傾きになる８パターンの異なる特性が得られるが、いずれの場合にも複素フィルタの差動出力の正相側と逆相側とでは通過帯域内で傾きが互いに異なり、その値も±0.1%程度と微小であるから、差動出力としては通過帯域内の平坦特性は得られている。

したがって、差動出力として利用するのであれば、１６通りのいずれの回路でも同一特性が得られる。ただし、正相側と逆相側のいずれか一方の出力しか利用しない場合には図７、８、９、１０に限定される。

ここでは、図７、８、９、１０を代表回路として示す。上述したようにアドミッタンス変換した回路部は、ジャイレータと容量を入れ替えることができ、図７、８、９、１０にそれぞれ示す回路は、いずれも等価である。

図７において、同相信号Vinの差動信号（＋、−）を差動入力するOTA１０１と、OTA１０１の差動出力を差動入力するOTA１０２と、OTA１０１、１０２の共通接続された差動出力に、正相、逆相の容量（エリプティック容量）C2を介して、差動入力が接続されるOTA１０３と、を備え、OTA１０３の差動出力及び差動入力はVoutの差動信号（＋、−）にそれぞれ共通接続されており、OTA１０２の差動出力間、OTA１０３の差動入力間には容量C1、C3がそれぞれ接続されてる。直交側（Q成分側）の構成も同様の構成とされている。同相信号Vinと直交信号ｊVinを結合する結合器は、６対のOTA、すなわちOTA１１１及び１１２、OTA１１３及び１１４、OTA１１５及び１１６、OTA１１７及び１１８、OTA１１９及び１２０、OTA１２１及び１２２を備え、このうち、OTA１１３及び１１４は、図６（ａ）の構成（虚数抵抗回路）とされ、OTA１１３の反転入力端子（−）は、容量Cs2を介して同相側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）は、同相側の容量C3の一端（正相側端子）に接続され、OTA１１４の反転入力端子（−）は直交側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）はCs2を介して直交側の容量C3の一端（正相側端子）に接続されている。OTA１１５及び１１６も、図６（ａ）の構成（虚数抵抗回路）とされ、OTA１１５の反転入力端子（−）は、容量Cs2を介して同相側のC1の他端（逆相側端子）に接続され非反転入力端子（＋）は、同相側の容量C3の他端（逆相側端子）に接続され、OTA１１６の反転入力端子（−）は直交側の容量C1の他端（逆相側端子）に接続され非反転入力端子（＋）はCs2を介して直交側の容量C3の他端（逆相側端子）に接続されている。OTA１１１及び１１２の差動入力は、同相と直交側の容量C1の両端にそれぞれ接続される。OTA１１７及び１１８の差動入力は、同相、直交側の逆相の容量C2の両端にそれぞれ接続され、OTA１１９及び１２０の差動入力は、同相、直交側の同相の容量C2の両端にそれぞれ接続される。OTA１２１、１２２の差動入力は、同相と直交側の容量C3の両端にそれぞれ接続される。

図８に示す構成では、OTA１１３及び１１４は、図６（ｂ）の構成（虚数抵抗回路）とされ、OTA１１３の反転入力端子（−）は同相側のC1の一端（正相側端子）に接続され、非反転入力端子（＋）は、容量Cs2を介して同相側の容量C3の一端（正相側端子）に接続され、OTA１１４の反転入力端子（−）は直交側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）はCs2を介して直交側の容量C3の一端（正相側端子）に接続されている。OTA１１５及び１１６は、図６（ｂ）の構成（虚数抵抗回路）とされ、OTA１１５の反転入力端子（−）は同相側のC1の他端（逆相側端子）に接続され非反転入力端子（＋）は、容量Cs2を介して同相側の容量C3の他端（逆相側端子）に接続され、OTA１１６の反転入力端子（−）は直交側の容量C1の他端（逆相側端子）に接続され非反転入力端子（＋）はCs2を介して直交側の容量C3の他端（逆相側端子）に接続されている。他のOTA対の接続構成は図７と同様である。

図９に示す構成では、OTA１１３及び１１４は、図６（ｃ）の構成（虚数抵抗回路）とされ、OTA１１３の反転入力端子（−）は同相側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）は、容量Cs2を介して同相側の容量C3の一端（正相側端子）に接続され、OTA１１４の反転入力端子（−）はCs2を介して直交側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）は直交側の容量C3の一端（正相側端子）に接続されている。OTA１１５及び１１６は、図６（ｃ）の構成（虚数抵抗回路）とされ、OTA１１５の反転入力端子（−）は同相側のC1の他端（逆相側端子）に接続され非反転入力端子（＋）は容量Cs2を介して同相側の容量C3の他端（逆相側端子）に接続され、OTA１１６の反転入力端子（−）はCs2を介して直交側の容量C1の他端（逆相側端子）に接続され非反転入力端子（＋）は直交側の容量C3の他端（逆相側端子）に接続されている。他のOTA対の接続構成は図７と同様である。

図１０に示す構成では、OTA１１３及び１１４は、図６（ｄ）の構成（虚数抵抗回路）とされ、OTA１１３の反転入力端子（−）は容量Cs2を介して同相側のC1の一端（正相側端子）に接続され非反転入力端子（＋）は同相側の容量C3の一端（正相側端子）に接続され、OTA１１４の反転入力端子（−）はCs2を介して直交側の容量C1の一端（正相側端子）に接続され非反転入力端子（＋）は直交側の容量C3の一端（正相側端子）に接続されている。OTA１１５及び１１６は、図６（ｄ）の構成（虚数抵抗回路）とされ、OTA１１５の反転入力端子（−）は容量Cs2を介して同相側のC1の他端（逆相側端子）に接続され非反転入力端子（＋）は同相側の容量C3の他端（逆相側端子）に接続され、OTA１１６の反転入力端子（−）はCs2を介して直交側の容量C1の他端（逆相側端子）に接続され非反転入力端子（＋）は直交側の容量C3の他端（逆相側端子）に接続されている。

これは、図５において、Cs2と−jRs2を入れ替えても等価であることに起因する。ただし、正相側と逆相側で異なる位置にジャイレータと容量を入れ替えたこれ以外の１２通りの回路では±0.1%程度の微小な相対誤差が生じているものと考えられる。

さらに、虚数抵抗やI、Q容量間のエリプティック容量の結合器においては、用いられるOTAには、差動入力・差動出力型が要求される。gm-Cフィルタは、差動入力・シングル出力型のOTAでも構成できるが、OTAの回路トポロジを揃える意味と、上述したOTAの歪特性の影響を低減する意味で、このように、OTAは差動入力・差動出力型を適用すべきである。

図７、８、９、１０は、複素3次エリプティックフィルタの場合を示しているが、複素3次逆チェビシェフ・フィルタにも適用される。

例えば、複素3次逆チェビシェフ・フィルタの場合に適用すると、元の3次逆チェビシェフ・フィルタは、バイクァッド法を用いて実現する場合には、上述したように、素子定数は容量C1、CL2、C3の値が等しくなる場合の条件を適用できた。

しかし、図７、８、９、１０を適用すると、OTAのgm値は、gm1＝gm2＝gm5=1/2であるのに対し、C1、C3のI、Q容量間の結合器のgm値が2倍（gm3=1）になっており、さらに、本アドミッタンス変換により、ジャイレータのgm値が半分（gm4=1/4）になる。

一方、容量値はC1=C3=1/4に対し、本アドミッタンス変換により、Cs2=1/16と、1/4になる。

このように、gm値、容量値ともに値が広がるが、それでも２と４の整数値倍に留まっている。

このように、素子パラメータ値が比較的小さな整数値倍である場合には、素子パラメータ値間の比はそれなりの精度を持って実現できる利点がある。

この場合の複素3次逆チェビシェフ・フィルタの特性を元の3次逆チェビシェフ・フィルタとともに図１１に示す。

実施例１に示したように、エリプティック容量とそのI、Q容量間の結合器のgm値はそれぞれC2=1/43、gm6=0.157と半端な値を取らざるを得ない。

回路の単純化を目指す上ではこのI、Q間のエリプティック容量の結合器やさらにエリプティック容量を削除することも考慮する必要がある。

ここで、I、Q容量間のエリプティック容量の結合器は複素フィルタでの低い周波数側の伝送零点が負（−：マイナス）側になるように働いている。

また、本アドミッタンス変換により必ず低い周波数側に伝送零点が現れる。

図１１を見ればわかるように、周波数軸での周波数シフト量ω₀を任意に設定できるのであれば、複素フィルタでの低い周波数側の伝送零点が零周波数であっても問題とはならないであろう。

しかし、周波数軸での周波数シフト量ω₀に対して通過帯域が広い場合には所望のフィルタ減衰量を確保できなくなるであろう。ここでは通過帯域を半分（1/2）にする場合を説明する。

図４に示した複素3次エリプティック・フィルタのシリーズブランチ(L2、-ｊR2、C2、-ｊG2)から−jG2を削除すると、図１２のようになる。

このときの複素3次エリプティック・フィルタのシリーズブランチ(L2、-ｊR2、C2)のアドミッタンスY_C2'は

となる。

虚数抵抗、あるいは虚数コンダクランスと容量のみでY _C2'(s)と等価なアドミッタンスを実現できれば、置き換えることが可能となり、gm-Cフィルタで複素エリプティック・フィルタを実現した場合にOTAの個数を大幅に削減できるようになる。

図１３に示すように、インダクタンスL2を用いないで容量Cs2で置き換えた場合のシリーズブランチ(Cs2、-ｊRs2、Cp2)のアドミッタンスY_s2'は

と表わされる。

ここで、ｓ＝ｊωであるから、

となる。

Y_c2'(jω)とY_s2'(jω)をωについて係数を比較すると、
ωが掛かる第1項において

分数となる第2項の分母のωが掛かる項において

分数となる第2項の分母の定数項において
R2＝−Rs2 (88)
が成り立てばよい。

したがって、(86)式〜(88)式を置き換えると、
Rs2＝−R2 (89)

と変換式が求まる。

このように、エリプティック容量(Cp2)に並列接続された複素コンダクタンスGp2を削除できることがわかる。

したがって、図７、８、９、１０に示した複素3次逆チェビシェフ・フィルタ回路からI、Q間のエリプティック容量（C2）の結合器（OTA１１７及び１１８と、OTA１１９及び１２０）を削除すると、図１４、１５、１６、１７のようになる。図１４、１５、１６、１７の複素3次逆チェビシェフ・フィルタ回路では低い周波数側の伝送零点が零周波数になっている。

さらに、定数を変更する、C1=C3=1/2と2倍にし、それらの結合器のgm値をgm3＝1と半分にする。

本アドミッタンス変換により虚数抵抗を実現するジャイレータのgm値を2倍（gm4=1/4）にし、それに直列接続される容量も4倍（Cs2＝1/8）にすることで中心周波数はそのままにして通過帯域を半減できる。

この場合には、(90)式よりCp2は元のエリプティック容量(C2) より１/R2だけ大きくなり、エリプティック容量(Cp2)とCs2はかなり近い値となる。ここではエリプティック容量(Cp2)をCs2に一致させることとする。この複素フィルタ回路では、エリプティック容量(Cp2)とCs2が異なると負の周波数領域にスプリアスが現れ、イメージ周波数を落とせなくなり、不都合が生じることになる。

図１８に、この場合の複素フィルタの周波数特性を示す。零周波数と高い周波数側にそれぞれ伝送零点を持つ複素フィルタが得られる。

この場合の素子パラメータは、gm1＝gm2＝gm5=1/2、gm3=1、gm4=1/4、C1=C3=1/2、C2＝1/32、Cs2=1/8となっており、gm値は2倍、1/2、容量値は1/4、1/16となっており、gm値、容量値ともに値がさらに広がるがそれでも２と４と１６の整数値倍に留まっている。
［発明の他の実施の形態］

図１４、１５、１６、１７において、さらに素子定数を変更することで高い周波数側の伝送零点を半分にでき、通過帯域幅と中心周波数を半減できる。具体的な定数の変更としては、ｇm3を半分、gm4を倍、Cs2を4倍にする。

図1９に、この場合の複素フィルタの周波数特性を示す。零周波数と高い周波数側にそれぞれ伝送零点を持つ複素フィルタが得られる。この場合の素子パラメータはgm1＝gm2＝gm5=1/2、gm3=1、gm4=1/4、C1=C3=1/2、C2＝Cs2=1/8となっており、gm値は２倍、1/2、容量値は1/4となっており、gm値、容量値ともに値が広がるがそれでも２と４の整数値倍に留まっている。

イメージ周波数を除去できれば高い周波数領域には伝送零点がなくても良い場合もある。すなわち、図２０に示す複素フィルタが得られる。

gm-Cフィルタ回路においては、図１２からエリプティック容量(C2)を削除し、図２１、２２、２３、２４に示す複素フィルタ回路が得られる。

この場合に得られる複素フィルタの周波数特性を図２５に示す。零周波数に伝送零点を持つが高い周波数領域には伝送零点がない。この場合の素子パラメータはgm1＝gm2＝gm5=1/2、gm3=2、gm4=1/8、C1=C3=1/2、Cs2=1/32となっており、gm値は4倍、1/4、容量値は1/16となっており、gm値、容量値ともに値がさらに広がるがそれでも４と１６の整数値倍に留まっている。

本発明の活用例として、LSI上に集積されるフィルタ回路が挙げられる。特に、製造バラツキ等によるフィルタ回路自体の挿入損失、あるいはフィルタの電圧利得のズレの調整や、携帯無線端末機用チップの受信用チャネル選択フィルタへの適用がいの一番に考えられる。特に、Low-IF方式の受信用チャネル選択フィルタへ適用する場合には通過帯域での平坦特性が維持し易い本願は有効性が非常に高い。

本発明の複素フィルタ回路に用いられる1次gm-C LPF回路の構成を示す図である。本発明の複素フィルタ回路を説明するためのバイクァワッド2次エリプティックgm-C LPF回路の構成を示す図である。本発明の複素フィルタ回路を説明するための3次エリプティックgm-C LPF回路の構成を示す図である。本発明を説明するための複素3次フィルタの等価回路を示す図である。本発明の複素フィルタ回路に用いられるアドミッタンス変換された複素3次フィルタの等価回路を示す図である。（ａ）、（ｂ）、（ｃ）、（ｄ）は虚数抵抗の実現回路を示す図である。本発明の一複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の他（第２）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の他（第３）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の他（第４）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の複素3次逆チェビシェフ・フィルタ回路の特性図と元の3次逆チェビシェフ・フィルタ回路の特性を示す図である。本発明を説明するための複素コンダクタンスを削除した複素3次フィルタの等価回路を示す図である。本発明の複素コンダクタンスを削除した複素フィルタ回路に用いられるアドミッタンス変換された複素3次フィルタの等価回路を示す図である。本発明の簡素化された一複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の簡素化された他（第２）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の簡素化された他（第３）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の簡素化された他（第４）の複素3次エリプティックgm-Cフィルタ回路の構成を示す図である。本発明の簡素化された複素3次逆チェビシェフ・フィルタ回路の一特性を示す図である。本発明の簡素化された複素3次逆チェビシェフ・フィルタ回路の他の特性を示す図である。本発明のエリプティック容量を削除してさらに簡素化された複素3次フィルタ回路の構成を示す図である。本発明のエリプティック容量を削除してさらに簡素化された一複素3次gm-Cフィルタ回路の構成を示す図である。本発明のエリプティック容量を削除してさらに簡素化された他（第2）の複素3次gm-Cフィルタ回路の構成を示す図である。本発明のエリプティック容量を削除してさらに簡素化された他（第2）の複素3次gm-Cフィルタ回路の構成を示す図である。本発明のエリプティック容量を削除してさらに簡素化された他（第2）の複素3次gm-Cフィルタ回路本発明のエリプティック容量を削除してさらに簡素化された複素3次gm-Cフィルタ回路の一特性図の構成を示す図である。従来回路を説明するための3次エリプティックRLCラダーフィルタ回路の構成を示す図である。複素フィルタ特性を説明する周波数特性図である。従来回路を説明するための3次エリプティックgm-Cフィルタ回路（シングルエンド）の構成を示す図である。複素フィルタを実現する方法を説明するための説明図である。従来の複素3次エリプティックgm-Cフィルタ回路（シングルエンド）の構成を示す図である。ジャイレータを用いた複素3次エリプティックフィルタの等価回路を示す図である。従来の複素3次エリプティックgm-Cフィルタ回路（全差動型）の構成を示す図である。従来の複素5次エリプティックgm-Cフィルタ回路の構成を示す図である。

符号の説明

1〜４端子
１１、１２、１０１〜１０６、１１１〜１２２ OTA
R1、R2、R3 抵抗
C1、C2、Cs2、C3 容量

Claims

互いに９０度位相の異なる２つの差動信号を入力とし、９０度位相の異なる２つの差動信号を出力とする3次以上の次数を有する複素エリプティックフィルタにおいて、内部に結合器と直列接続される容量を含む回路ブロックを少なくとも2つ以上有する、ことを特徴とする複素フィルタ回路。
前記結合器がジャイレータよりなる、ことを特徴とする請求項１記載の複素フィルタ回路。
前記複素エリプティックフィルタが、所定の阻止域減衰率の等リップル特性を有する3次逆チェビシェフフィルタよりなる、ことを特徴とする請求項１に記載の複素フィルタ回路。
前記阻止域減衰率は、およそ40dBであることを特徴とする請求項３に記載の複素フィルタ回路。
前記複素エリプティックフィルタのエリプティック容量間の結合器が省かれてなる、ことを特徴とする請求項１又は２に記載の複素フィルタ回路。
前記エリプティック容量を、前記エリプティック容量と並列に配置される前記容量にほぼ等しくしたことを特徴とする請求項５に記載の複素フィルタ回路。
前記エリプティック容量が除去されてなる、ことを特徴とする請求項５又は６に記載の複素フィルタ回路。
回路を構成するOTA（Operational Transconductance Amplifier）の相互コンダクタンスgmの値と、容量値がそれぞれほぼ２の等比数列で表される整数比である、ことを特徴とする請求項１乃至７のいずれか一に記載の複素フィルタ回路。
同相成分の信号と直交成分の信号を入力する複素フィルタ回路において、
同相側と直交側の回路は同一構成とされ、各回路は、
差動信号を差動入力する第１のOTA（Operational Transconductance Amplifier）と、
前記第１のOTAの差動出力を差動入力する第２のOTAと、
前記第１及び第２のOTAの共通接続された差動出力間に接続された第１の容量と、
前記第１及び第２のOTAの共通接続された差動出力にそれぞれ正相、逆相の第２の容量を介して差動入力が接続された第３のOTAと、
前記第３のOTAの差動入力間に接続された第３の容量と、
を備え、前記第３のOTAの差動出力及び差動入力は、差動出力端子に共通接続されており、
同相側と直交側の結合器として、第１乃至第６のOTA対を有し、各OTA対は、１つのOTAの差動入力と他のOTAの差動出力とが２つの端子で共通接続され、前記１つのOTAの差動出力と前記他のOTAの差動入力が別の２つの端子で共通接続され、
前記第１のOTA対の前記２つの端子は、前記同相側の第１の容量の両端に接続され、前記第１のOTA対の前記別の２つの端子は、前記直交側の第１の容量の両端に接続され、
前記第２のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第３の容量の一方の一端には容量を介して接続され、前記同相側の前記第１及び第３の容量の他方の一端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第３の容量の一方の一端には容量を介して接続され、前記直交側の前記第１及び第３の容量の他方の一端には直接接続され、
前記第３のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第３の容量の一方の他端には容量を介して接続され、前記同相側の前記第１及び第３の容量の他方の他端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第３の容量の一方の他端には容量を介して接続され、前記直交側前記第１及び第３の容量の他方の他端には直接接続され、
前記第４のOTA対の前記２つの端子は、前記同相側の正相の第２の容量の両端に接続され、前記別の２つの端子は、前記直交側の正相の第２の容量の両端に接続され、
前記第５のOTA対の前記２つの端子は、前記同相側の逆相の第２の容量の両端に接続され、前記別の２つの端子は、前記直交側の逆相の第２の容量の両端に接続され、
前記第６のOTA対の前記２つの端子は、前記同相側の第３の容量の両端に接続され、前記第６のOTA対の前記別の２つの端子は、前記直交側の第３の容量の両端に接続されてなる、ことを特徴とする複素フィルタ回路。
同相成分の信号と直交成分の信号を入力する複素フィルタ回路において、
同相側と直交側の回路は同一構成とされ、各回路は、
差動信号を差動入力する第１のOTA（Operational Transconductance Amplifier）と、
前記第１のOTAの差動出力を差動入力する第２のOTAと、
前記第１及び第２のOTAの共通接続された差動出力間に接続された第１の容量と、
前記第１及び第２のOTAの共通接続された差動出力にそれぞれ正相、逆相の第２の容量を介して差動入力が接続された第３のOTAと、
前記第３のOTAの差動入力間に接続された第３の容量と、
を備え、前記第３のOTAの差動出力及び差動入力は、差動出力端子に共通接続されており、
同相側と直交側の結合器として、第１乃至第４のOTA対を有し、各OTA対は、１つのOTAの差動入力と他のOTAの差動出力とが２つの端子で共通接続され、前記１つのOTAの差動出力と前記他のOTAの差動入力が別の２つの端子で共通接続され、
前記第１のOTA対の前記２つの端子は、前記同相側の第１の容量の両端に接続され、前記第１のOTA対の前記別の２つの端子は、前記直交側の第１の容量の両端に接続され、
前記第２のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第３の容量の一方の一端には容量を介して接続され、前記同相側の前記第１及び第３の容量の他方の一端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第３の容量の一方の一端には容量を介して接続され、前記直交側の前記第１及び第３の容量の他方の一端には直接接続され、
前記第３のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第３の容量の一方の他端には容量を介して接続され、前記同相側の前記第１及び第３の容量の他方の他端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第３の容量の一方の他端には容量を介して接続され、前記直交側前記第１及び第３の容量の他方の他端には直接接続され、
前記第４のOTA対の前記２つの端子は、前記同相側の第３の容量の両端に接続され、前記第４のOTA対の前記別の２つの端子は、前記直交側の第３の容量の両端に接続されてなる、ことを特徴とする複素フィルタ回路。
同相成分の信号と直交成分の信号を入力する複素フィルタ回路において、
同相側と直交側の回路は同一構成とされ、各回路は、
差動信号を差動入力する第１のOTA（Operational Transconductance Amplifier）と、
前記第１のOTAの差動出力を差動入力する第２のOTAと、
前記第１及び第２のOTAの共通接続された差動出力間に接続された第１の容量と、
差動出力及び差動入力が差動出力端子に共通接続された第３のOTAと、
前記第３のOTAの差動入力間に接続された第２の容量と、
を備え、
同相側と直交側の結合器として、第１乃至第４のOTA対を有し、各OTA対は、１つのOTAの差動入力と他のOTAの差動出力とが２つの端子で共通接続され、前記１つのOTAの差動出力と前記他のOTAの差動入力が別の２つの端子で共通接続され、
前記第１のOTA対の前記２つの端子は、前記同相側の第１の容量の両端に接続され、前記第１のOTA対の前記別の２つの端子は、前記直交側の第１の容量の両端に接続され、
前記第２のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第２の容量の一方の一端には容量を介して接続され、前記同相側の前記第１及び第２の容量の他方の一端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第２の容量の一方の一端には容量を介して接続され、前記直交側の前記第１及び第２の容量の他方の一端には直接接続され、
前記第３のOTA対の前記２つの端子は、それぞれ、前記同相側の前記第１及び第２の容量の一方の他端には容量を介して接続され、前記同相側の前記第１及び第２の容量の他方の他端には直接接続され、前記第２のOTA対の前記別の２つの端子は、それぞれ、前記直交側の前記第１及び第２の容量の一方の他端には容量を介して接続され、前記直交側前記第１及び第２の容量の他方の他端には直接接続され、
前記第４のOTA対の前記２つの端子は、前記同相側の第２の容量の両端に接続され、前記第４のOTA対の前記別の２つの端子は、前記直交側の第２の容量の両端に接続されてなる、ことを特徴とする複素フィルタ回路。
前記第１、第２、第３のOTAの相互コンダクタンスの値が等しく設定され、前記第１及び第３の容量を結合する前記第２及び第３のOTA対の各相互コンダクタンスは、前記第１、第２、第３のOTAの相互コンダクタンスの整数倍とされる、ことを特徴とする請求項９乃至１１のいずれか一に記載の複素フィルタ回路。
前記第２のOTA対が、前記同相側の前記第１及び第３の容量の一方の一端、前記直交側の前記第１及び第３の容量の一方の一端に接続される容量の容量値、及び、前記第３のOTA対が、前記同相側の前記第１及び第３の容量の一方の他端、前記直交側の前記第１及び第３の容量の一方の他端に接続される容量の容量値は、互いに値が等しく設定された前記第１及び第３の容量値の整数分の１とされる、ことを特徴とする請求項１２記載の複素フィルタ回路。