JP2013225621A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、窒化物半導体系の半導体装置およびその製造方法に関するものであり、詳しくは、高耐圧化、高電流化を可能とする窒化物半導体系のヘテロ接合を有する半導体装置およびその製造方法に関するものである。 The present invention relates to a nitride semiconductor semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a nitride semiconductor heterojunction capable of increasing the breakdown voltage and current and a method for manufacturing the same. Is.
窒化物半導体は、他のSiやGaAs等の半導体に比べてバンドギャップが大きく、高い絶縁破壊電圧を有することから高出力半導体装置への応用が期待されている。一方、ヘテロ接合を有する半導体装置では、半導体ヘテロ接合に誘起された高移動度の二次元電子ガス(2DEG)を有するため高電流特性を得ることができる。 Nitride semiconductors are expected to be applied to high-power semiconductor devices because they have a larger band gap and higher breakdown voltage than other semiconductors such as Si and GaAs. On the other hand, since a semiconductor device having a heterojunction has a high mobility two-dimensional electron gas (2DEG) induced in the semiconductor heterojunction, high current characteristics can be obtained.
つまり、窒化物半導体を用いたヘテロ接合を有する半導体装置では、高耐圧を得るためには、トランジスタOFF時に電界が集中するゲート電極とドレイン電極との間の2DEG濃度を低くして抵抗値を高くすることが必要である。また、高電流を得るためにはトランジスタON時に電流が流れるソース電極とドレイン電極との間では、2DEG濃度を高くして抵抗を低くすることが必要である。したがって高耐圧化、高電流化を同時に満たすためには、ゲート電極とドレイン電極の間の電界集中部分の抵抗を高め、ソース電極とドレイン電極の間の抵抗を低くすることが必要であり、半導体装置内の2DEGの分布を調整することが必要である。 In other words, in a semiconductor device having a heterojunction using a nitride semiconductor, in order to obtain a high breakdown voltage, the resistance value is increased by lowering the 2DEG concentration between the gate electrode and the drain electrode where the electric field concentrates when the transistor is turned off. It is necessary to. In order to obtain a high current, it is necessary to increase the 2DEG concentration and decrease the resistance between the source electrode and the drain electrode through which current flows when the transistor is turned on. Therefore, in order to satisfy both high withstand voltage and high current at the same time, it is necessary to increase the resistance of the electric field concentration portion between the gate electrode and the drain electrode and to reduce the resistance between the source electrode and the drain electrode. It is necessary to adjust the distribution of 2DEG in the device.
この課題に対して、トランジスタOFF時に大きな電界が印加されるゲート電極とドレイン電極の間の電子供給層の厚みを薄くして電子走行層と電子供給層の間の格子歪に起因するピエゾ分極により電子走行層への電子の供給を減少させて抵抗値を高くして、耐圧を高くすることが提案されている(例えは特許文献1)。 In response to this problem, the thickness of the electron supply layer between the gate electrode and the drain electrode to which a large electric field is applied when the transistor is OFF is reduced, and the piezoelectric polarization due to the lattice strain between the electron transit layer and the electron supply layer It has been proposed to increase the withstand voltage by decreasing the supply of electrons to the electron transit layer to increase the resistance value (for example, Patent Document 1).
また、別の窒化物半導体を用いたヘテロ接合を有する半導体装置では、外的影響からトランジスタを保護し装置の特性を安定化させるキャップ層として、n型半導体層を形成している。このn型半導体層の膜厚はゲート電極近傍において薄くし、ゲート電極から離れた少なくともドレイン電極側では厚くする構造が提案されている(例えば特許文献2)。 In a semiconductor device having a heterojunction using another nitride semiconductor, an n-type semiconductor layer is formed as a cap layer that protects the transistor from external influences and stabilizes the characteristics of the device. A structure has been proposed in which the thickness of the n-type semiconductor layer is reduced in the vicinity of the gate electrode and increased at least on the drain electrode side away from the gate electrode (for example, Patent Document 2).
しかしながら、特許文献1では、電子供給層の厚みに起因するピエゾ電界の影響によりゲート電極とドレイン電極間の2DEG濃度を低くすることができ、高耐圧化することはできるが、ゲート電極直下の2DEG濃度が最も低くなり高電流化することはできない。また特許文献2では、キャップ層の存在によりピエゾ電界が緩和されゲート電極とドレイン電極の間の2DEG濃度を低下させることができるが、ピエゾ電界の影響以上にn型不純物を含むキャップ層により電子走行層のバンドポテンシャルが下げられてヘテロ接合により誘起される電子の量が大きく影響し、キャップ層が形成されたゲート電極とドレイン電極の間では2DEG濃度が高くなり、高耐圧化できないという問題がある。
However, in
本発明はこのような課題を解決するためになされたものであり、窒化物半導体系のヘテロ接合を有する半導体装置において、高耐圧化と高電流化を両立できる半導体装置を得ることを目的とする。 The present invention has been made to solve such problems, and an object of the present invention is to obtain a semiconductor device capable of achieving both high breakdown voltage and high current in a semiconductor device having a nitride semiconductor heterojunction. .
本発明の半導体装置は、2DEGを有する、GaNからなる電子走行層と、電子走行層の上に設けられ、2DEGに電子を供給する、AlGaNからなる電子供給層と、電子供給層上に設けられ、ゲート電極を囲むように開口した開口部を有する、アンドープ半導体からなる第一のキャップ層と、第一のキャップ層上のみに設けられ、2DEGの電子の走行方向において少なくともゲート電極よりも下流側で開口し、2DEGの電子の走行方向において第一のキャップ層の開口部よりも開口幅が大きい開口部を有する、n型半導体からなる第二のキャップ層と、を備えたものである。 The semiconductor device of the present invention is provided on an electron transit layer made of GaN having 2DEG, an electron supply layer made of AlGaN provided on the electron transit layer and supplying electrons to 2DEG, and an electron supply layer. A first cap layer made of an undoped semiconductor having an opening opened to surround the gate electrode, and provided only on the first cap layer, at least downstream of the gate electrode in the traveling direction of the 2DEG electrons And a second cap layer made of an n-type semiconductor having an opening having a larger opening width than the opening of the first cap layer in the 2DEG electron traveling direction.
本発明の半導体装置は、2DEGの電子の走行方向においてゲート電極の下流側の電子走行層の2DEG濃度を低くすることで抵抗を高くし、全体的な電子走行層の2DEG濃度を高くすることで抵抗を低くしたので、高耐圧化と高電流化を両立した半導体装置を得ることができる。 The semiconductor device of the present invention increases the resistance by reducing the 2DEG concentration in the electron transit layer downstream of the gate electrode in the 2DEG electron travel direction, and increases the overall 2DEG concentration in the electron transit layer. Since the resistance is lowered, it is possible to obtain a semiconductor device that achieves both high breakdown voltage and high current.
実施の形態の説明及び各図において、同一の符号を付した部分は、同一又は相当する部分を示すものである。 In the description of the embodiments and the respective drawings, the portions denoted by the same reference numerals indicate the same or corresponding portions.
実施の形態1.
<ヘテロ接合電界効果型トランジスタの構造>
図1は、本発明の実施の形態1に係る窒化物半導体系のヘテロ接合電界効果型トランジスタの構造を示す断面図である。
<Structure of heterojunction field effect transistor>
FIG. 1 is a cross-sectional view showing the structure of a nitride semiconductor heterojunction field effect transistor according to
炭化珪素からなる基板1の(0001)面上にAlNからなるバッファ層2を介してGaNからなる電子走行層3とAlxGa1−xN(0<x≦1)からなる電子供給層4が形成されている。さらにアンドープのGaNからなる第一のキャップ層5、n型不純物(Si)をドープしたn型のGaNからなる第2のキャップ層6が形成され、その上層にソース電極9、ドレイン電極10がTi/Alで、ゲート電極11がNi/Auで形成され、素子の周辺部分にイオン注入法を用いて素子分離領域12を形成した。
An
AlNとGaNの格子定数を比較するとGaNの方が格子定数が大きく、電子供給層を構成するAlGaNの格子定数より電子走行層3を構成するGaNの格子定数の方が大きいため、電子供給層(AlGaN)には引っ張り歪が生じ、ピエゾ分極が発生する。これと窒化物半導体の自発分極とが合わさり、GaNとAlGaNとのヘテロ界面近傍であってGaN側に2次元電子ガス(2-Dimensional Electron Gas:2DEG)と呼ばれる高濃度のキャリア(電子)が発生する。
When the lattice constants of AlN and GaN are compared, GaN has a larger lattice constant, and the lattice constant of GaN constituting the
第一のキャップ層5と第二のキャップ層6には、その中央付近にそれぞれ開口部がゲート電極11を囲むように形成されており、第一のキャップ層5の開口部よりも第二のキャップ層6の開口部の方が2DEGのキャリアが移動する方向に開口幅が大きく、かつ第二のキャップ層6のみが形成されている部分がない(すなわち、第二のキャップ層6の下層には必ず第一のキャップ層5が存在する)ようにそれぞれの開口部が形成されている。つまり図1に示すように、第一のキャップ層5の開口部が形成され、その第一のキャップ層5の開口部により電子供給層4の一部が平坦部分7として露出している。さらに、第二のキャップ層6の開口部で第一のキャップ層5の一部が階段部分8として表面に露出しており、この平坦部分7および階段部分8と接するようにゲート電極11が形成されている。
In the
本実施の形態においてヘテロ接合電界効果型トランジスタを構成する各層の厚みに関する構成は、基板1は300μm、バッファ層2は500nm、電子走行層2μm、電子供給層30nm、第一のキャップ層5と第二のキャップ層6はそれぞれ10nmとした。また第一のキャップ層5、第二のキャップ層6の開口部の大きさは、第一のキャップ層5の開口部の幅が1μm、第二のキャップ層6の開口部の幅が2μmであるので、第一のキャップ層5の開口部が形成され、電子供給層上に直接ゲート電極11が形成された平坦部分7は幅1μm、第二のキャップ層の開口部で、第一のキャップ層5上にゲート電極11が形成された階段部分8の幅は各0.5μmとした。
In this embodiment, the thickness of each layer constituting the heterojunction field effect transistor is as follows: the
ヘテロ接合電界効果型トランジスタの構成は、ここに示した層構成、各層の厚みに限定するものではなく、各層の膜厚、開口部の大きさは、各膜の特性等を考慮した上で変更して用いることができるものである。 The configuration of the heterojunction field-effect transistor is not limited to the layer configuration and the thickness of each layer shown here. The thickness of each layer and the size of the opening are changed in consideration of the characteristics of each film. Can be used.
<ヘテロ接合電界効果型トランジスタの製造方法>
本実施の形態のヘテロ接合電界効果型トランジスタの製造方法を、一例として示す。
<Method for Manufacturing Heterojunction Field Effect Transistor>
A method for manufacturing the heterojunction field effect transistor of this embodiment will be described as an example.
基板1上にMOCVD(有機金属気相成長)法によりエピタキシャル成長させることで、バッファ層2、GaNからなる電子走行層3、AlGaNからなる電子供給層4、第一および第二のキャップ層5,6を順に成膜する。次にいずれもTi/Alからなるソース電極9、ドレイン電極10をスパッタ法により成膜し、リフトオフ法によりパターニングした。
By epitaxially growing on the
イオン注入法を用いて素子分離領域12を形成した後、レジストパターンをマスクとしてCl2を用いたドライエッチングにより第二のキャップ層6に開口部を形成し、続いて同様にレジストパターンをマスクにしてCl2を用いたドライエッチングにより、第一のキャップ層5に開口部を形成する。第一のキャップ層5をエッチングする際には、Cl2等の塩素系のガスに加えて酸素やSF6等のフッ素系ガスを用いることでエッチング速度が低下させることができ、選択的なエッチングが可能となり、エッチング深さの制御性が向上する。最後にNi/Auからなるゲート電極11をスパッタ法で成膜し、リフトオフによりパターニングしてヘテロ接合電界効果型トランジスタを得ることができる。
After forming the
本実施の形態におけるヘテロ接合電界効果型トランジスタの製造方法は、ここに示した方法に限定するものではなく、成膜方法、パターニング方法等、他の方法を選択しても同様の構造を得ることができるものであれば用いることができる。また、製造する順序もこの方法に限定するものではなく、例えば、第一のキャップ層5、第二のキャップ層6を両者を成膜した後にエッチングするのではなく、1層ごとにエッチングしても同様の構造を得ることができるものであれば用いることができる。
The manufacturing method of the heterojunction field-effect transistor in this embodiment is not limited to the method shown here, and a similar structure can be obtained even if another method such as a film forming method or a patterning method is selected. Anything can be used. Further, the manufacturing order is not limited to this method. For example, the
<ヘテロ接合電界効果型トランジスタの特性>
本実施の形態のヘテロ接合電界効果型トランジスタの2DEG濃度分布について図1〜図3を用いて説明する。電子供給層4は、その上面で、アンドープのGaNである第一のキャップ層5と接しており、中央部分には第一のキャップ層5の開口部が形成されている。この電子供給層4と第一のキャップ層5が接する開口部以外の領域では、第一のキャップ層5の上面がピニング効果によりバンドポテンシャルが下げられ、電子供給層4の下面はピニング効果の影響から離れてバンドポテンシャルが高くなる。ピニング効果で下げられていた電子供給層4のバンドポテンシャルが高くなるとバンドポテンシャルの障壁間に集められていた電子は減少して第一のキャップ層5が形成された領域の2DEG濃度は低下する。
<Characteristics of heterojunction field effect transistor>
The 2DEG concentration distribution of the heterojunction field effect transistor of this embodiment will be described with reference to FIGS. The upper surface of the
またAlGaN(電子供給層4)とアンドープのGaN(第一のキャップ層)との自発分極差により、電子供給層4と電子走行層3層間に生じているピエゾ効果を弱める電界が生じることも第一のキャップ層5が存在する部分で、2DEG濃度が低くなる方向に働く。
Further, due to the spontaneous polarization difference between AlGaN (electron supply layer 4) and undoped GaN (first cap layer), an electric field that weakens the piezoelectric effect generated between the
続いて、第二のキャップ層6がn型不純物を含むGaN層であるため、第二のキャップ層6が形成されていない開口部に比べ、第二のキャップ層6が形成された領域では、バンドポテンシャルが下げられ、ヘテロ界面に誘起される電子の量が増加する。そのため第二のキャップ層6が形成された領域では2DEG濃度が高くなる。
Subsequently, since the
以上の2DEG濃度への影響を整理すると、第一のキャップ層5が形成された部分では、2DEG濃度は低下する。つまり、第一のキャップ層5の開口部にゲート電極が形成された平坦部分7以外の部分で2DEG濃度が低下する。次にn型不純物をドープした第二のキャップ層6が形成された部分、つまり第一のキャップ層5上にゲート電極11が形成された階段部分8よりも外側の部分では2DEG濃度が高くなる。
When the influence on the 2DEG concentration is arranged, the 2DEG concentration decreases in the portion where the
これらの2つの影響の程度により2DEG濃度分布は図2または図3に示したようになる。図2、図3は本発明の実施の形態1に係る半導体装置の2DEG濃度分布を示す図であり、図2、図3の縦軸は2DEG濃度、横軸は半導体装置内の電子の走行方向の位置を示しており、中央がゲート電極部分を、図の左側がソース電極、図の右側がドレイン電極の位置を示している。 Depending on the degree of these two effects, the 2DEG concentration distribution is as shown in FIG. 2 or FIG. 2 and 3 are diagrams showing the 2DEG concentration distribution of the semiconductor device according to the first embodiment of the present invention. The vertical axis in FIGS. 2 and 3 is the 2DEG concentration, and the horizontal axis is the traveling direction of electrons in the semiconductor device. The center shows the gate electrode portion, the left side of the figure shows the source electrode, and the right side of the figure shows the position of the drain electrode.
まず、第一のキャップ層5の開口部にゲート電極11が形成された平坦部分に対応する部分15以外の領域の2DEG濃度が低下し、次に第二のキャップ層6の開口部であって、第一のキャップ層上にゲート配線11が形成された階段部分に対応する部分16の外側で2DEG濃度が高くなるため、階段部分に対応した部分16の2DEG濃度が低下した図2、図3に示した形状の濃度分布となる。前者の第一のキャップ層5の影響が小さく、後者の第二のキャップ層6の影響が大きい場合、図2に示す平坦部分に対応する部分15がやや低い濃度分布に、反対に前者の第一のキャップ層5の影響が後者の第二のキャップ層の影響よりも大きい時は図3に示す平坦部分に対応する部分15が高い濃度分布となる。
First, the 2DEG concentration in a region other than the portion 15 corresponding to the flat portion where the
以上のように、本実施の形態の2DEG濃度の分布は、全体的に比較的2DEG濃度が高いため、抵抗が低く、高電流特性を得ることができ、また、ゲート電極とドレイン電極との間(階段部分に対応する部分16のうち右側の方)に2DEG濃度が低く、抵抗の高い部分を有するため高耐圧特性を得ることができる。したがって本実施の形態のヘテロ接合電界効果型トランジスタは高電流化と高耐圧化とを両立する優れた特性を得ることができた。
As described above, the distribution of the 2DEG concentration in this embodiment has a relatively high 2DEG concentration as a whole, so that the resistance is low and high current characteristics can be obtained, and between the gate electrode and the drain electrode. Since the 2DEG concentration is low in the portion 16 (on the right side of the
本実施の形態においては、第一のキャップ層5の上にゲート電極11を形成した階段部分8をゲート電極の左右に形成したため、図2、図3に示したように平坦部分に対応した部分15の左右に2DEG濃度が低く、抵抗が高い領域を有した。しかし、トランジスタOFF時に高い抵抗値が求められるのは、階段部分に対応した部分16のうち右側の方のゲート電極11とドレイン電極10の間の部分(電子の走行方向においてゲート電極11の下流側)である。そこで、図1に示した半導体装置の一部の構成を変更し、電子の走行方向の上流側であるゲート電極11の左側の階段部分8を無くすことにより、2DEG濃度が低い部分が階段部分に対応した部分16のうち右側の方のみとする場合を検討する。
In the present embodiment, since the step portions 8 in which the
図4は本発明の実施の形態1に係る別の半導体装置の構造を示す図であり、図5は本発明の実施の形態1に係る別の半導体装置の2DEG濃度分布を示す図である。本実施の形態に係る別の半導体装置は、ソース電極9側、つまり2DEGの電子の走行方向の上流側の階段部分8がないため、2DEG濃度分布には、電子の走行方向の下流側であるゲート電極11の右側にのみ濃度分布の低下した階段部分に対応した部分16が見られ、ゲート電極11の左側には2DEG濃度の低下した部分は見られない。したがってこのヘテロ接合電界効果型トランジスタは、全体的に2DEG濃度が高いため、抵抗が低く高電流特性を得ることができ、ゲート電極11とドレイン電極10の間に2DEG濃度が低く抵抗の高い部分を有するため、高耐圧特性を得ることができる。つまり高耐圧化と高電流化を両立することができる優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。
FIG. 4 is a diagram showing a structure of another semiconductor device according to the first embodiment of the present invention, and FIG. 5 is a diagram showing a 2DEG concentration distribution of another semiconductor device according to the first embodiment of the present invention. Another semiconductor device according to the present embodiment does not have the step portion 8 on the source electrode 9 side, that is, the upstream side of the 2DEG electron traveling direction, and therefore the 2DEG concentration distribution is on the downstream side of the electron traveling direction. Only the right side of the
本実施の形態においては、第一のキャップ層5は、アンドープのGaN層を用いたが、電子供給層4よりもAl組成が小さく、格子定数が大きなAlGaN層を用いることもできる。この場合、第二のキャップ層6のAl組成は、第一のキャップ層5のAl組成に応じて調節することが必要である。
In the present embodiment, an undoped GaN layer is used as the
また、ゲート電極の形状は、図1や図4に示した形状に限定されるものではなく、図6及び図7に示すように、第1のキャップ層5、第2のキャップ層6に接していなくてもよい。また、平坦部分7のエッチング底面は図示した電子供給層4、第1のキャップ層5、第2のキャップ層6のそれぞれ界面に限定する必要はなく、エッチングする各層が多少残ったり、下の層までエッチングが進んだりしても、2DEG濃度に変化が得られるだけのエッチング量であれば本発明の効果を得ることができる。また、ソース電極9、ドレイン電極10、ゲート電極11、素子分離領域12の形成プロセスの順序を入れ替えても良い。例えば、ソース/ドレイン電極9、10を形成する前に、素子分離領域12を形成しても目的とする構成を得ることができれば、高電流特性と高耐圧特性とを両立することができ、優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。
Further, the shape of the gate electrode is not limited to the shape shown in FIG. 1 or FIG. 4, and is in contact with the
実施の形態2.
実施の形態1においては、第二のキャップ層6は、n型不純物をドープしたAlGaNを用いたが、本実施の形態においては、InyAlzGa(1−(y+z))N(0<y≦1,0<z≦1)を用いた。なお、その他の層については、実施の形態1と同じであるので説明を省略する。ここで、例えばy=0.18、z=0.82とし、第二にキャップ層6をIn0.18Al0.82Nとした場合、第一のキャップ層5であるアンドープのGaNと格子整合するため、ピエゾ効果は生じないが、自発分極が大きいため、2DEG濃度を高める効果は大きい。
In the first embodiment, the
したがってソース電極9からドレイン電極10までの2DEG濃度を高くすることができるため、抵抗が低く、高電流特性を得ることができる。さらに、ゲート電極11とドレイン電極との間の抵抗を高くすることができるため、高耐圧特性も同時に得ることができ、高電流化と高耐圧化を両立した優れた特性のヘテロ接合電界効果型トランジスタを得ることができる。
Accordingly, since the 2DEG concentration from the source electrode 9 to the
実施の形態3.
図8に沿って、本発明の実施の形態3に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタを説明する。図8は本発明の実施の形態3に係る半導体装置の構造を示す図である。
A heterojunction field effect transistor made of a nitride semiconductor according to the third embodiment of the present invention will be described with reference to FIG. FIG. 8 is a diagram showing the structure of the semiconductor device according to the third embodiment of the present invention.
窒化物半導体は電子に対するポテンシャルバリアが高いため、金属製の電極とオーミックコンタクトを得ることが困難である。本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態1または2と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。 Since a nitride semiconductor has a high potential barrier against electrons, it is difficult to obtain an ohmic contact with a metal electrode. In the present embodiment, the structure for reducing the contact resistance between the metal electrode and the nitride semiconductor will be described, and the description of the structure of the heterojunction field effect transistor common to the first or second embodiment will be given. Omitted.
実施の形態1においては、ソース電極9、ドレイン電極10は、n型不純物をドープしたn型のGaNである第二のキャップ層6上に形成していたが、本実施の形態においては、ソース電極9とドレイン電極10の下の領域に、レジストパターンをマスクとして、高濃度のn型不純物をドーパントとして選択的にイオン注入した構造としている。
In the first embodiment, the source electrode 9 and the
レジストパターンをマスクとして、ソース電極9とドレイン電極10を形成する領域に、Siをドーズ量 1×1013〜1×1017(cm−2)、エネルギー10〜1000(keV)でイオン注入し、注入したSiを活性化するために900〜1200℃の温度で熱処理を行った。この構造により、第二のキャップ層6を構成するn型のGaNよりも高濃度のn+型ドーパント注入領域13にはキャリアとして多数の電子が存在し、低抵抗化が可能となりコンタクト抵抗が低減した。
Using the resist pattern as a mask, Si is ion-implanted into the region where the source electrode 9 and the
本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。 The heterojunction field effect transistor having the structure described in this embodiment can achieve a high current and a high breakdown voltage, and a heterojunction field effect transistor having excellent characteristics can be obtained.
実施の形態4.
図9に沿って、本発明の実施の形態4に係る窒化物半導体からなるヘテロ接合電界効果型トランジスタを説明する。図9は本発明の実施の形態4に係る半導体装置の構造を示す図である。
A heterojunction field effect transistor made of a nitride semiconductor according to
窒化物半導体は電子に対するポテンシャルバリアが高いため、金属製の電極と低抵抗のオーミックコンタクトを得ることが容易ではない。本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態1または2と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。 Since a nitride semiconductor has a high potential barrier against electrons, it is not easy to obtain a metal electrode and a low-resistance ohmic contact. In the present embodiment, the structure for reducing the contact resistance between the metal electrode and the nitride semiconductor will be described, and the description of the structure of the heterojunction field effect transistor common to the first or second embodiment will be given. Omitted.
実施の形態1においては、ソース電極9、ドレイン電極10は、n型不純物をドープしたGaNである第二のキャップ層6上に形成していたが、本実施の形態においては、ソース電極9とドレイン電極10の下の第一のキャップ層5と第二のキャップ層6は選択的にエッチングし、電子供給層4面にソース電極9とドレイン電極10を形成している。
In the first embodiment, the source electrode 9 and the
レジストパターンをマスクとして、Cl2を用いたドライエッチング法を用いて、第一のキャップ層5と第二のキャップ層6をエッチングし、ソース電極9とドレイン電極10を形成する。この構造によって、ポテンシャルバリア厚も薄くなるためコンタクト抵抗が低減する。
Using the resist pattern as a mask, the
本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。 The heterojunction field effect transistor having the structure described in this embodiment can achieve a high current and a high breakdown voltage, and a heterojunction field effect transistor having excellent characteristics can be obtained.
実施の形態5.
図10を用いて、本発明の実施の形態5のヘテロ接合電界効果型トランジスタの構成を説明する。図10は、本発明の実施の形態5に係る半導体装置の構造を示す図である。なお、本実施の形態においては、金属電極と窒化物半導体のコンタクト抵抗を低減するための構造を説明するものであり、実施の形態1または2と共通するヘテロ接合電界効果型トランジスタの構造についての説明は省略する。
The configuration of the heterojunction field effect transistor according to the fifth embodiment of the present invention will be described with reference to FIG. FIG. 10 is a diagram showing a structure of a semiconductor device according to the fifth embodiment of the present invention. In the present embodiment, a structure for reducing the contact resistance between the metal electrode and the nitride semiconductor is described, and the structure of the heterojunction field effect transistor common to the first or second embodiment is described. Description is omitted.
ゲート電極11と半導体層とはショットキー接合されることによりゲート電流を制御しているが、ショットキー界面のポテンシャルが界面準位などでピニングされた場合には十分な高さのポテンシャルバリアを得ることができず、大きなゲートリーク電流が流れる。図10に示すように、ゲート電極11と半導体層の間に誘電体14が形成された構造によってゲートリーク電流は低減できる。図10では、電子供給層4、第一のキャップ層5、第二のキャップ層6とゲート電極11との間のすべての領域において誘電体膜14が形成されているが、ポテンシャルバリアの高い層である第二のキャップ層6の一部についてはゲート電極11と接してもリーク電流を低減する効果は得られる。誘電体膜はCVD法、スパッタ法などにより形成されたSi,Al、Hf、Zr、Ta,Nbなどの酸化膜、窒化膜、酸窒化膜などを用いることができる。
Although the gate current is controlled by Schottky junction between the
本実施の形態に示した構成のヘテロ接合電界効果型トランジスタは、高電流化と高耐圧化を両立し、優れた特性のヘテロ接合電界効果型トランジスタを得ることができた。 The heterojunction field effect transistor having the structure described in this embodiment can achieve a high current and a high breakdown voltage, and a heterojunction field effect transistor having excellent characteristics can be obtained.
なお、以上では、炭化珪素からなる基板を用いた場合を一例に説明したが、炭化珪素からなる基板に代えて、サファイヤからなる基板を用いても同様の効果が得られることは言うまでもない。さらに、以上では、窒化物半導体系のヘテロ接合電界効果型トランジスタを例に本発明を説明したが、窒化物半導体系のヘテロ接合を有する半導体装置において、電子供給層の上にアンドープ半導体からなる第一のキャップ層を設け、さらに第一のキャップ層の上にn型不純物を含んだ第二のキャップ層を設け、第二のキャップ層は第一のキャップ層の開口分より大きい開口部を有するようにして2DEG濃度を調節するところに特徴があり、特に電界効果型トランジスタに限定されるものではなく、前述した特徴を用いた半導体装置であれば、同様の効果が得られることは言うまでもない。 In addition, although the case where the board | substrate which consists of silicon carbide was used as an example was demonstrated above, it cannot be overemphasized that it replaces with the board | substrate which consists of silicon carbide, and the same effect is acquired even if it uses the board | substrate which consists of sapphire. Furthermore, the present invention has been described above by taking a nitride semiconductor heterojunction field effect transistor as an example. However, in a semiconductor device having a nitride semiconductor heterojunction, a semiconductor device comprising an undoped semiconductor on an electron supply layer. One cap layer is provided, and a second cap layer containing an n-type impurity is provided on the first cap layer, and the second cap layer has an opening larger than the opening of the first cap layer. Thus, there is a feature in adjusting the 2DEG concentration, and the invention is not particularly limited to the field effect transistor, and it goes without saying that the same effect can be obtained if the semiconductor device uses the above-described feature.
1 基板、2 バッファ層、3 電子走行層、4 電子供給層、5 第一のキャップ層、6 第二のキャップ層、7 開口部、8 階段部、9 ソース配線、10 ドレイン配線、 11 ゲート配線、12 素子分離領域、13 n+型ドーパント注入領域、14 誘電体膜、15 平坦部分に対応した部分、16 階段部分に対応した部分。
DESCRIPTION OF
Claims (8)
前記電子走行層上に設けられ、前記2DEGに電子を供給する、AlGaNからなる電子供給層と、
前記電子供給層上に設けられ、ゲート電極を囲むように開口した開口部を有する、アンドープ半導体からなる第一のキャップ層と、
前記第一のキャップ層上のみに設けられ、前記2DEGの電子の走行方向において少なくとも前記ゲート電極よりも下流側で開口し、前記2DEGの電子の走行方向において前記第一のキャップ層の開口部よりも開口幅が大きい開口部を有する、n型半導体からなる第二のキャップ層と、
を備えた半導体装置。 An electron transit layer made of GaN having 2DEG;
An electron supply layer made of AlGaN provided on the electron transit layer and supplying electrons to the 2DEG;
A first cap layer made of an undoped semiconductor having an opening provided on the electron supply layer and surrounding the gate electrode;
Provided only on the first cap layer, opening at least downstream of the gate electrode in the 2DEG electron travel direction, and from the opening of the first cap layer in the 2DEG electron travel direction A second cap layer made of an n-type semiconductor having an opening having a large opening width;
A semiconductor device comprising:
前記第一のキャップ層と、
前記第二のキャップ層と、を連続したエピタキシャル成長工程により生成する請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。 The electron transit layer made of GaN, the electron supply layer made of AlGaN,
The first cap layer;
The method for manufacturing a semiconductor device according to claim 1, wherein the second cap layer is generated by a continuous epitaxial growth process.
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