JP2021027151A

JP2021027151A - Semiconductor device, manufacturing method of semiconductor device, and amplifier

Info

Publication number: JP2021027151A
Application number: JP2019143649A
Authority: JP
Inventors: 祐介熊崎; Yusuke Kumazaki; 多木　俊裕; Toshihiro Tagi; 俊裕多木; 史朗尾崎; Shiro Ozaki; 優一美濃浦; Yuichi Minoura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2019-08-05
Filing date: 2019-08-05
Publication date: 2021-02-22

Abstract

To provide a semiconductor device using a nitride semiconductor with high withstand voltage.SOLUTION: The above problem is solved by the semiconductor device including: an electronic traveling layer formed of a nitride semiconductor over a substrate; an electron supply layer formed of a nitride semiconductor over the electronic traveling layer; a source electrode and a drain electrode formed on the electron supply layer; a gate electrode formed above the electron supply layer; a first cap layer formed of a nitride semiconductor over the electron supply layer between the gate electrode and the drain electrode; and a second cap layer formed of a nitride semiconductor above the electron supply layer between the gate electrode and the source electrode. The second cap layer contains n-type impurity elements more than the first cap layer.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置、半導体装置の製造方法及び増幅器に関するものである。 The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, and an amplifier.

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。 Nitride semiconductors such as GaN, AlN, and InN, or materials that are mixed crystals thereof, have a wide bandgap and are used as high-power electronic devices, short-wavelength light emitting devices, and the like. Among these, as a high-power device, a technique related to a field-effect transistor (FET), particularly a high electron mobility transistor (HEMT) has been developed (for example, Patent Document 1). ). HEMTs using such nitride semiconductors are used in high-power, high-efficiency amplifiers, high-power switching devices, and the like.

窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において二次元電子ガス（２ＤＥＧ：Two-Dimensional Electron Gas）が生成される。 As an electric field effect transistor using a nitride semiconductor, there is HEMT using GaN for the electron traveling layer and AlGaN for the electron supply layer, and two-dimensional electron gas in the electron traveling layer due to the action of piezopolarization and spontaneous polarization in GaN. (2DEG: Two-Dimensional Electron Gas) is generated.

特開２０１３−１５７３９９号公報Japanese Unexamined Patent Publication No. 2013-157399 特開２０１６−１６７６３８号公報Japanese Unexamined Patent Publication No. 2016-167638 特開２０１３−７４２８０号公報Japanese Unexamined Patent Publication No. 2013-74280

窒化物半導体を用いた半導体装置においては、より一層の耐圧の高い半導体装置が求められている。 In semiconductor devices using nitride semiconductors, semiconductor devices with even higher withstand voltage are required.

本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された電子走行層と、前記電子走行層の上に、窒化物半導体により形成された電子供給層と、前記電子供給層の上に形成されたソース電極及びドレイン電極と、前記電子供給層の上方に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間の前記電子供給層の上に、窒化物半導体により形成された第１のキャップ層と、前記ゲート電極と前記ソース電極との間の前記電子供給層の上方に、窒化物半導体により形成された第２のキャップ層と、を有し、前記第２のキャップ層には、前記第１のキャップ層よりもｎ型となる不純物元素が多く含まれていることを特徴とする。 According to one aspect of the present embodiment, an electron traveling layer formed of a nitride semiconductor on a substrate, an electron supply layer formed of a nitride semiconductor on the electron traveling layer, and the electrons. Nitride on the source electrode and drain electrode formed on the supply layer, the gate electrode formed above the electron supply layer, and the electron supply layer between the gate electrode and the drain electrode. It has a first cap layer formed of a semiconductor and a second cap layer formed of a nitride semiconductor above the electron supply layer between the gate electrode and the source electrode. The second cap layer is characterized by containing a larger amount of n-type impurity elements than the first cap layer.

開示の半導体装置によれば、窒化物半導体を用いた半導体装置の耐圧を向上させることができる。 According to the disclosed semiconductor device, the withstand voltage of the semiconductor device using the nitride semiconductor can be improved.

窒化物半導体を用いた半導体装置の構造図Structural diagram of a semiconductor device using a nitride semiconductor 第１の実施の形態における半導体装置の構造図Structural diagram of the semiconductor device according to the first embodiment 第１の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of the method for manufacturing a semiconductor device according to the first embodiment (1) 第１の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of the method for manufacturing a semiconductor device according to the first embodiment (2) 第１の実施の形態における半導体装置の製造方法の工程図（３）Process diagram of the method for manufacturing a semiconductor device according to the first embodiment (3) 第１の実施の形態における半導体装置の製造方法の工程図（４）Process diagram (4) of the method for manufacturing a semiconductor device according to the first embodiment. 第１の実施の形態における半導体装置の製造方法の工程図（５）Process diagram (5) of the method for manufacturing a semiconductor device according to the first embodiment. 第１の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the first embodiment. 第２の実施の形態における半導体装置の構造図Structural diagram of the semiconductor device according to the second embodiment 第２の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of the method for manufacturing a semiconductor device according to the second embodiment (1) 第２の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of a method for manufacturing a semiconductor device according to the second embodiment (2) 第２の実施の形態における半導体装置の製造方法の工程図（３）Process diagram of the method for manufacturing a semiconductor device according to the second embodiment (3) 第２の実施の形態における半導体装置の製造方法の工程図（４）Process diagram (4) of the method for manufacturing a semiconductor device according to the second embodiment. 第２の実施の形態における半導体装置の製造方法の工程図（５）Process diagram (5) of the method for manufacturing a semiconductor device according to the second embodiment. 第２の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the second embodiment. 第３の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of the method for manufacturing a semiconductor device according to the third embodiment (1) 第３の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of a method for manufacturing a semiconductor device according to the third embodiment (2) 第３の実施の形態における半導体装置の製造方法の工程図（３）Process diagram of the method for manufacturing a semiconductor device according to the third embodiment (3) 第３の実施の形態における半導体装置の製造方法の工程図（４）Process diagram (4) of the method for manufacturing a semiconductor device according to the third embodiment. 第３の実施の形態における半導体装置の製造方法の工程図（５）Process diagram of the method for manufacturing a semiconductor device according to the third embodiment (5) 第３の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the third embodiment. 第４の実施の形態における半導体装置の構造図Structural diagram of the semiconductor device according to the fourth embodiment 第４の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of the method for manufacturing a semiconductor device according to the fourth embodiment (1) 第４の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of a method for manufacturing a semiconductor device according to the fourth embodiment (2) 第４の実施の形態における半導体装置の製造方法の工程図（３）Process diagram (3) of the method for manufacturing a semiconductor device according to the fourth embodiment. 第４の実施の形態における半導体装置の製造方法の工程図（４）Process diagram of the method for manufacturing a semiconductor device according to the fourth embodiment (4) 第４の実施の形態における半導体装置の製造方法の工程図（５）Process diagram (5) of the method for manufacturing a semiconductor device according to the fourth embodiment. 第４の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the fourth embodiment. 第４の実施の形態における半導体装置の製造方法の工程図（７）Process diagram (7) of the method for manufacturing a semiconductor device according to the fourth embodiment. 第５の実施の形態における半導体装置の構造図Structural diagram of the semiconductor device according to the fifth embodiment 第５の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of a method for manufacturing a semiconductor device according to the fifth embodiment (1) 第５の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of the method for manufacturing a semiconductor device according to the fifth embodiment (2) 第５の実施の形態における半導体装置の製造方法の工程図（３）Process diagram of the method for manufacturing a semiconductor device according to the fifth embodiment (3) 第５の実施の形態における半導体装置の製造方法の工程図（４）Process diagram (4) of the method for manufacturing a semiconductor device according to the fifth embodiment. 第５の実施の形態における半導体装置の製造方法の工程図（５）Process diagram (5) of the method for manufacturing a semiconductor device according to the fifth embodiment. 第５の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the fifth embodiment. 第５の実施の形態における半導体装置の製造方法の工程図（７）Process diagram (7) of the method for manufacturing a semiconductor device according to the fifth embodiment. 第５の実施の形態における半導体装置の製造方法の工程図（８）Process diagram (8) of the method for manufacturing a semiconductor device according to the fifth embodiment. 第６の実施の形態における半導体装置の構造図Structural diagram of the semiconductor device according to the sixth embodiment 第６の実施の形態における半導体装置の製造方法の工程図（１）Process diagram of a method for manufacturing a semiconductor device according to the sixth embodiment (1) 第６の実施の形態における半導体装置の製造方法の工程図（２）Process diagram of the method for manufacturing a semiconductor device according to the sixth embodiment (2) 第６の実施の形態における半導体装置の製造方法の工程図（３）Process diagram of the method for manufacturing a semiconductor device according to the sixth embodiment (3) 第６の実施の形態における半導体装置の製造方法の工程図（４）Process diagram (4) of the method for manufacturing a semiconductor device according to the sixth embodiment. 第６の実施の形態における半導体装置の製造方法の工程図（５）Process diagram (5) of the method for manufacturing a semiconductor device according to the sixth embodiment. 第６の実施の形態における半導体装置の製造方法の工程図（６）Process diagram (6) of the method for manufacturing a semiconductor device according to the sixth embodiment. 第６の実施の形態における半導体装置の製造方法の工程図（７）Process diagram (7) of the method for manufacturing a semiconductor device according to the sixth embodiment. 第７の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図Explanatory drawing of discretely packaged semiconductor device in 7th Embodiment 第７の実施の形態における電源装置の回路図Circuit diagram of the power supply device according to the seventh embodiment 第７の実施の形態における高周波増幅器の構造図Structural diagram of the high frequency amplifier according to the seventh embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、説明の便宜上、図面における縦横の縮尺等は実際と異なる場合がある。 The embodiment for carrying out will be described below. The same members and the like are designated by the same reference numerals and the description thereof will be omitted. In addition, for convenience of explanation, the vertical and horizontal scales in the drawings may differ from the actual ones.

〔第１の実施の形態〕
最初に、窒化物半導体を用いた半導体装置である電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴについて、図１に基づき説明する。図１に示す構造の半導体装置は、基板９１０の上に、エピタキシャル成長により、核形成層９１１、バッファ層９１２、電子走行層９２１、電子供給層９２２が積層された窒化物半導体層が形成されている。基板９１０は、ＳｉＣ等の材料により形成されている。核形成層９１１はＡｌＮにより形成されており、バッファ層９１２はＧａＮにより形成されており、電子走行層９２１はｉ−ＧａＮにより形成されており、電子供給層９２２はＳｃＡｌＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。電子供給層９２２の上には、ゲート電極９４１、ソース電極９４２及びドレイン電極９４３が形成されており、炭化珪素半導体層には素子分離のための素子分離領域９３０が形成されている。 [First Embodiment]
First, a HEMT using GaN for the electron traveling layer and AlGaN for the electron supply layer, which is a semiconductor device using a nitride semiconductor, will be described with reference to FIG. In the semiconductor device having the structure shown in FIG. 1, a nitride semiconductor layer in which a nucleation layer 911, a buffer layer 912, an electron traveling layer 921, and an electron supply layer 922 are laminated is formed on a substrate 910 by epitaxial growth. .. The substrate 910 is made of a material such as SiC. The nucleation layer 911 is formed of AlN, the buffer layer 912 is formed of GaN, the electron traveling layer 921 is formed of i-GaN, and the electron supply layer 922 is formed of ScAlN. As a result, in the electron traveling layer 921, 2DEG921a is generated in the vicinity of the interface between the electron traveling layer 921 and the electron supply layer 922. A gate electrode 941, a source electrode 942, and a drain electrode 943 are formed on the electron supply layer 922, and an element separation region 930 for element separation is formed on the silicon carbide semiconductor layer.

図１に示す構造の半導体装置では、ソース電極９４２とドレイン電極９４３との間に高電圧が印加されるが、ゲート電極９４１に印加される電位は、ドレイン電極９４３に印加される電位よりも、ソース電極９４２に印加される電位に近い。このため、ゲート電極９４１のドレイン電極９４３側の端部９４１ａの近傍において電界が集中し、半導体装置が破壊される場合がある。 In the semiconductor device having the structure shown in FIG. 1, a high voltage is applied between the source electrode 942 and the drain electrode 943, but the potential applied to the gate electrode 941 is higher than the potential applied to the drain electrode 943. It is close to the potential applied to the source electrode 942. Therefore, the electric field may be concentrated in the vicinity of the end 941a of the gate electrode 941 on the drain electrode 943 side, and the semiconductor device may be destroyed.

特に、電子走行層９２１をｉ−ＧａＮ、電子供給層９２２をＳｃＡｌＮにより形成した場合には、自発分極が強く、２ＤＥＧ９２１ａの密度が高くなるため、電界が集中し、半導体装置が破壊されやすい。 In particular, when the electron traveling layer 921 is formed of i-GaN and the electron supply layer 922 is formed of ScAlN, the spontaneous polarization is strong and the density of 2DEG921a is high, so that the electric field is concentrated and the semiconductor device is easily destroyed.

よって、窒化物半導体を用いた半導体装置、特に、電子供給層がＳｃＡｌＮ等により形成されている窒化物半導体を用いた半導体装置において、耐圧の高いものが求められている。 Therefore, a semiconductor device using a nitride semiconductor, particularly a semiconductor device using a nitride semiconductor in which an electron supply layer is formed of ScAlN or the like, is required to have a high withstand voltage.

（半導体装置）
次に、第１の実施の形態における半導体装置について、図２に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２が積層されている。基板１０は、ＳｉＣ等の材料により形成されているが、Ｓｉ、サファイア、ＧａＮ、ＡｌＮ、ダイヤモンド等により形成してもよい。核形成層１１はＡｌＮ等により形成されており、バッファ層１２はＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はＳｃ_１８Ａｌ_８２Ｎにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。また、窒化物半導体層には、素子分離領域３０が形成されている。 (Semiconductor device)
Next, the semiconductor device according to the first embodiment will be described with reference to FIG. In the semiconductor device of the present embodiment, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, and an electron supply layer 22 are laminated on a substrate 10 by epitaxial growth of a nitride semiconductor. Although the substrate 10 is made of a material such as SiC, it may be made of Si, sapphire, GaN, AlN, diamond or the like. The nucleation layer 11 is formed of AlN or the like, the buffer layer 12 is formed of AlN, GaN or the like, the electron traveling layer 21 is formed of i-GaN, and the electron supply layer 22 is Sc ₁₈ Al _82. It is formed by N. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22. Further, an element separation region 30 is formed in the nitride semiconductor layer.

電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されており、ソース電極４２とドレイン電極４３との間の電子供給層２２の上には、第１のキャップ層２３が形成されている。第１のキャップ層２３の上のソース電極４２側には、第２のキャップ層２４が形成されており、第２のキャップ層２４のドレイン電極４３側の端部近傍の第１のキャップ層２３及び第２のキャップ層２４の上には、ゲート電極４１が形成されている。よって、第２のキャップ層２４は、ゲート電極４１とソース電極４２との間に形成されている。 A source electrode 42 and a drain electrode 43 are formed on the electron supply layer 22, and a first cap layer 23 is formed on the electron supply layer 22 between the source electrode 42 and the drain electrode 43. Has been done. A second cap layer 24 is formed on the source electrode 42 side on the first cap layer 23, and the first cap layer 23 near the end of the second cap layer 24 on the drain electrode 43 side. A gate electrode 41 is formed on the second cap layer 24. Therefore, the second cap layer 24 is formed between the gate electrode 41 and the source electrode 42.

本実施の形態においては、第１のキャップ層２３は、ｉ−ＧａＮにより形成されており、第２のキャップ層２４は、ｎ−ＧａＮにより形成されている。電子供給層２２の上に、ｉ−ＧａＮ層を形成すると、２ＤＥＧ２１ａの密度が低下する。更に、このｉ−ＧａＮ層の上に、ｎ−ＧａＮ層を形成すると、２ＤＥＧ２１ａの密度が増加し元に戻る。 In the present embodiment, the first cap layer 23 is formed of i-GaN, and the second cap layer 24 is formed of n-GaN. When the i-GaN layer is formed on the electron supply layer 22, the density of 2DEG21a decreases. Further, when an n-GaN layer is formed on the i-GaN layer, the density of 2DEG21a increases and returns to the original state.

従って、電子供給層２２の上に、第１のキャップ層２３のみが形成されているゲート電極４１とドレイン電極４３の間では、２ＤＥＧ２１ａの密度が低下するため、電界集中が緩和され、抵抗が高くなり、耐圧が向上する。しかしながら、ゲート電極４１とソース電極４２との間は、電界集中はあまり問題にはならず、この部分の２ＤＥＧ２１ａの密度が低下すると、オン抵抗が高くなるため好ましくない。よって、本実施の形態においては、ゲート電極４１とソース電極４２との間においては、第１のキャップ層２３の上に第２のキャップ層２４を形成することにより、２ＤＥＧ２１ａの減少を抑制し、オン抵抗が高くなることを防いでいる。従って、本実施の形態における半導体装置は、オン抵抗を高くすることなく、耐圧を向上させることができる。 Therefore, between the gate electrode 41 and the drain electrode 43 in which only the first cap layer 23 is formed on the electron supply layer 22, the density of 2DEG21a decreases, so that the electric field concentration is relaxed and the resistance is high. Therefore, the withstand voltage is improved. However, the electric field concentration between the gate electrode 41 and the source electrode 42 does not matter so much, and if the density of 2DEG21a in this portion decreases, the on-resistance increases, which is not preferable. Therefore, in the present embodiment, the decrease of 2DEG21a is suppressed by forming the second cap layer 24 on the first cap layer 23 between the gate electrode 41 and the source electrode 42. It prevents the on-resistance from becoming high. Therefore, the semiconductor device according to the present embodiment can improve the withstand voltage without increasing the on-resistance.

第１のキャップ層２３は、膜厚が２ｎｍ以上、２０ｎｍ以下が好ましく、更には、２ｎｍ以上、１０ｎｍ以下が好ましく、第１のキャップ層２３に含まれている不純物元素の濃度は、１×１０^１６／ｃｍ^３以下である。また、第２のキャップ層２４は、ｎ型となる不純物元素としてＳｉがドープされており、ドープされているＳｉの濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下である。第２のキャップ層２４の膜厚は、５ｎｍ以上、２０ｎｍ以下が好ましい。 The film thickness of the first cap layer 23 is preferably 2 nm or more and 20 nm or less, more preferably 2 nm or more and 10 nm or less, and the concentration of impurity elements contained in the first cap layer 23 is 1 × 10. ¹⁶ / cm ³ is less than or equal to. The second cap layer 24 is doped with Si as an n-type impurity element, and the concentration of the doped Si is 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. Is. The film thickness of the second cap layer 24 is preferably 5 nm or more and 20 nm or less.

尚、電子供給層２２は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ等により形成してもよいが、電子供給層２２をＳｃＡｌＮにより形成することにより、強い自発分極により２ＤＥＧ２１ａの密度を高くなり、オン抵抗を低くすることができ、大電流を流すことが可能である。 The electron supply layer 22 may be formed of AlN, AlGaN, InAlN, or the like, but by forming the electron supply layer 22 with ScAlN, the density of 2DEG21a is increased due to strong spontaneous polarization, and the on-resistance is decreased. It is possible to pass a large current.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３〜図８に基づき説明する。 (Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 3 to 8.

最初に、図３に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層２３、第２のキャップ層２４を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。 First, as shown in FIG. 3, by epitaxially growing a nitride semiconductor layer on the substrate 10, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, an electron supply layer 22, and a first cap layer are formed. 23, a second cap layer 24 is formed. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22. The nitride semiconductor layer is formed by epitaxial growth by MOVPE (Metal Organic Vapor Phase Epitaxy).

本実施の形態においては、基板１０にはＳｉＣ基板が用いられているが、基板１０には、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることも可能である。核形成層１１は、ＡｌＮ等により形成されており、バッファ層１２はＡｌＧａＮ等より形成されている。電子走行層２１は膜厚が約３μｍのｉ−ＧａＮにより形成されており、電子供給層２２は膜厚が約６ｎｍのＳｃ_１８Ａｌ_８２Ｎにより形成されている。第１のキャップ層２３は膜厚が２ｎｍのｉ−ＧａＮにより形成されている。第２のキャップ層２４は膜厚が１０ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下の濃度でドープされている。 In the present embodiment, a SiC substrate is used as the substrate 10, but a sapphire substrate, a Si substrate, a SiC substrate, and a GaN substrate can also be used as the substrate 10. The nucleation layer 11 is formed of AlN or the like, and the buffer layer 12 is formed of AlGaN or the like. The electron traveling layer 21 is formed of i-GaN having a film thickness of about 3 μm, and the electron supply layer 22 is formed of Sc ₁₈ Al ₈₂ N having a film thickness of about 6 nm. The first cap layer 23 is formed of i-GaN having a film thickness of 2 nm. The second cap layer 24 is formed of n-GaN having a film thickness of 10 nm, and Si is doped as an impurity element at a concentration of ^{1 × 10 19} / cm ³ or more and 1 × 10 ²⁰ / cm ^{3 or less.} There is.

次に、図４に示すように、素子を分離するための素子分離領域３０を形成する。具体的には、第２のキャップ層２４の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域３０が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域３０を形成する。素子分離領域３０は、レジストパターンの形成されていない領域の窒化物半導体層の一部を塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。このようにドライエッチングにより除去された領域には絶縁膜が埋め込まれる。素子分離領域３０を形成した後、レジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 4, an element separation region 30 for separating the elements is formed. Specifically, a resist pattern (not shown) having an opening in a region where the element separation region 30 is formed by applying a photoresist on the second cap layer 24 and performing exposure and development with an exposure apparatus is performed. To form. After that, the device separation region 30 is formed by injecting argon (Ar) ions into the nitride semiconductor layer in the region where the resist pattern is not formed. The element separation region 30 may be formed by removing a part of the nitride semiconductor layer in the region where the resist pattern is not formed by dry etching with RIE (Reactive Ion Etching) or the like using a chlorine-based gas. An insulating film is embedded in the region removed by dry etching in this way. After forming the element separation region 30, the resist pattern is removed with an organic solvent or the like.

次に、図５に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層２３及び第２のキャップ層２４を除去する。具体的には、第２のキャップ層２４等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における第１のキャップ層２３及び第２のキャップ層２４をＲＩＥ等により除去することにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部２３ａ及び２３ｂを形成し、電子供給層２２の表面を露出させる。この際、素子分離領域３０の一部を除去してもよい。この後、レジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 5, the first cap layer 23 and the second cap layer 24 in the region where the source electrode 42 and the drain electrode 43 are formed are removed. Specifically, a photoresist is applied onto the second cap layer 24 or the like, and exposure and development are performed by an exposure apparatus to have an opening in a region where the source electrode 42 and the drain electrode 43 are formed. A resist pattern (not shown) is formed. After that, by removing the first cap layer 23 and the second cap layer 24 in the opening of the resist pattern by RIE or the like, the openings 23a and 23b are formed in the region where the source electrode 42 and the drain electrode 43 are formed. It is formed to expose the surface of the electron supply layer 22. At this time, a part of the element separation region 30 may be removed. After that, the resist pattern is removed with an organic solvent or the like.

次に、図６に示すように、開口部２３ａ及び２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、第２のキャップ層２４及び電子供給層２２等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、開口部２３ａ及び２３ｂにおける電子供給層２２の上に残存する金属積層膜により、ソース電極４２及びドレイン電極４３を形成する。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、膜厚が２ｎｍ〜５０ｎｍのＴｉ膜と膜厚が１００ｎｍ〜３００ｎｍのＡｌ膜が積層された膜であり、Ｔｉ膜が電子供給層２２等と接するように形成する。この後、窒素雰囲気中において、５００℃〜９００℃の間の温度、例えば、約６００℃の温度で熱処理することにより、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。 Next, as shown in FIG. 6, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 23a and 23b. Specifically, a region in which the source electrode 42 and the drain electrode 43 are formed by applying a photoresist on the second cap layer 24, the electron supply layer 22, and the like, and performing exposure and development with an exposure apparatus. A resist pattern (not shown) having an opening is formed in. After that, the metal laminated film formed of Ti / Al is formed by vacuum vapor deposition and then immersed in an organic solvent to remove the metal laminated film on the resist pattern together with the resist pattern by lift-off. As a result, the source electrode 42 and the drain electrode 43 are formed by the metal laminated film remaining on the electron supply layer 22 in the openings 23a and 23b. The metal laminated film formed of Ti / Al is a film in which a Ti film having a film thickness of 2 nm to 50 nm and an Al film having a film thickness of 100 nm to 300 nm are laminated, and the Ti film is the electron supply layer 22 or the like. Form to touch. After that, ohmic contact in the source electrode 42 and the drain electrode 43 is established by heat treatment at a temperature between 500 ° C. and 900 ° C., for example, about 600 ° C. in a nitrogen atmosphere.

次に、図７に示されるように、第２のキャップ層２４のドレイン電極４３側を除去する。具体的には、第２のキャップ層２４等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のキャップ層２４が除去される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における第２のキャップ層２４をエッチングガスとして塩素系ガスを用いたＲＩＥ等により除去する。これにより、第２のキャップ層２４は、ソース電極４２側に形成される。この後、レジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 7, the drain electrode 43 side of the second cap layer 24 is removed. Specifically, by applying a photoresist on the second cap layer 24 or the like and performing exposure and development with an exposure apparatus, an opening is provided in the region where the second cap layer 24 is removed. The illustrated resist pattern is formed. After that, the second cap layer 24 at the opening of the resist pattern is removed by RIE or the like using a chlorine-based gas as an etching gas. As a result, the second cap layer 24 is formed on the source electrode 42 side. After that, the resist pattern is removed with an organic solvent or the like.

次に、図８に示すように、第２のキャップ層２４のドレイン電極４３側の端部近傍の第１のキャップ層２３及び第２のキャップ層２４の上に、ゲート電極４１を形成する。具体的には、第２のキャップ層２４及び第１のキャップ層２３等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、第２のキャップ層２４のドレイン電極４３側の端部近傍の第１のキャップ層２３及び第２のキャップ層２４の上に、ゲート電極４１が形成される。Ｎｉ／Ａｕにより形成される金属積層膜は、膜厚が５ｎｍ〜３０ｎｍのＮｉ膜と膜厚が１００ｎｍ〜３００ｎｍのＡｕ膜が積層された膜であり、Ｎｉ膜が第１のキャップ層２３等と接するように形成する。 Next, as shown in FIG. 8, the gate electrode 41 is formed on the first cap layer 23 and the second cap layer 24 near the end of the second cap layer 24 on the drain electrode 43 side. Specifically, a photoresist is applied onto the second cap layer 24, the first cap layer 23, and the like, and exposure and development are performed by an exposure apparatus to open an opening in a region where the gate electrode 41 is formed. A resist pattern (not shown) having a portion is formed. After that, the metal laminated film formed of Ni / Au is formed by vacuum vapor deposition and then immersed in an organic solvent to remove the metal laminated film on the resist pattern together with the resist pattern by lift-off. As a result, the gate electrode 41 is formed on the first cap layer 23 and the second cap layer 24 near the end of the second cap layer 24 on the drain electrode 43 side. The metal laminated film formed of Ni / Au is a film in which a Ni film having a film thickness of 5 nm to 30 nm and an Au film having a film thickness of 100 nm to 300 nm are laminated, and the Ni film is a first cap layer 23 or the like. Form to touch.

以上の工程により、本実施の形態における半導体装置を作製することができる。 By the above steps, the semiconductor device according to the present embodiment can be manufactured.

〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について、図９に基づき説明する。本実施の形態における半導体装置は、第２のキャップ層をイオン注入により形成した構造のものである。具体的には、電子供給層２２の上のソース電極４２とドレイン電極４３との間には、第１のキャップ層１２３が形成されている。また、第１のキャップ層１２３のソース電極４２側には、ｎ型となる不純物元素としてＳｉをイオン注入することにより、表面側の第１のキャップ層１２３の上に第２のキャップ層１２４が形成されている。ゲート電極４１は、第２のキャップ層１２４のドレイン電極４３側の端部近傍の第１のキャップ層１２３及び第２のキャップ層１２４の上に形成されている。よって、第２のキャップ層１２４は、ゲート電極４１とソース電極４２との間に形成されている。本実施の形態においては、第１のキャップ層１２３の膜厚は、１５ｎｍ以上、２０ｎｍ以下である。 [Second Embodiment]
Next, the semiconductor device according to the second embodiment will be described with reference to FIG. The semiconductor device according to the present embodiment has a structure in which a second cap layer is formed by ion implantation. Specifically, a first cap layer 123 is formed between the source electrode 42 and the drain electrode 43 on the electron supply layer 22. Further, by ion-implanting Si as an n-type impurity element into the source electrode 42 side of the first cap layer 123, the second cap layer 124 is formed on the first cap layer 123 on the surface side. It is formed. The gate electrode 41 is formed on the first cap layer 123 and the second cap layer 124 near the end of the second cap layer 124 on the drain electrode 43 side. Therefore, the second cap layer 124 is formed between the gate electrode 41 and the source electrode 42. In the present embodiment, the film thickness of the first cap layer 123 is 15 nm or more and 20 nm or less.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１０〜図１５に基づき説明する。 (Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 10 to 15.

最初に、図１０に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層１２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。形成される第１のキャップ層１２３の膜厚は、１５ｎｍ以上、３０ｎｍ以下である。 First, as shown in FIG. 10, by epitaxially growing a nitride semiconductor layer on the substrate 10, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, an electron supply layer 22, and a first cap layer are formed. Form 123. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22. The film thickness of the first cap layer 123 formed is 15 nm or more and 30 nm or less.

次に、図１１に示すように、第１のキャップ層１２３のソース電極４２側の表面に、Ｓｉをイオン注入することにより、第２のキャップ層１２４を形成する。具体的には、第１のキャップ層１２３の上に、ＳｉＮ等により不図示のスルー注入膜を成膜し、このスルー注入膜の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、第２のキャップ層１２４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の第１のキャップ層１２３に、スルー注入膜を介しＳｉをイオンを注入することにより第２のキャップ層１２４を形成する。この際、電子供給層２２と第１のキャップ層１２３との界面より２ｎｍの範囲には、Ｓｉは注入されないことが好ましい。この後、レジストパターンは有機溶剤等により除去し、注入スルー膜はフッ酸等により除去する。この後、ＳｉＮ等により表面保護膜を成膜した後、活性化アニールを行う。活性化アニールのアニール温度は、１０００℃〜１３００℃である。この後、表面保護膜をフッ酸等により除去する。活性化アニールの後の状態においては、第２のキャップ層１２４における不純物元素の濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下となっていることが好ましい。これにより、第１のキャップ層１２３のソース電極４２側の表面に、第２のキャップ層１２４が形成される。 Next, as shown in FIG. 11, the second cap layer 124 is formed by ion-implanting Si onto the surface of the first cap layer 123 on the source electrode 42 side. Specifically, a through injection film (not shown) is formed on the first cap layer 123 with SiN or the like, a photoresist is applied on the through injection film, and exposure and development are performed by an exposure apparatus. .. As a result, a resist pattern (not shown) having an opening is formed in the region where the second cap layer 124 is formed. After that, the second cap layer 124 is formed by injecting Si ions into the first cap layer 123 in the region where the resist pattern is not formed through the through injection film. At this time, it is preferable that Si is not injected into the range of 2 nm from the interface between the electron supply layer 22 and the first cap layer 123. After that, the resist pattern is removed with an organic solvent or the like, and the injection through film is removed with hydrofluoric acid or the like. After that, a surface protective film is formed with SiN or the like, and then activation annealing is performed. The annealing temperature of the activation annealing is 1000 ° C to 1300 ° C. After that, the surface protective film is removed with hydrofluoric acid or the like. In the state after activation annealing, the concentration of the impurity element in the second cap layer 124 is preferably 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. As a result, the second cap layer 124 is formed on the surface of the first cap layer 123 on the source electrode 42 side.

次に、図１２に示すように、素子を分離するための素子分離領域３０を形成する。 Next, as shown in FIG. 12, an element separation region 30 for separating the elements is formed.

次に、図１３に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層１２３及び第２のキャップ層１２４を除去し、電子供給層２２を露出させる。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部１２３ａ及び１２３ｂを形成する。 Next, as shown in FIG. 13, the first cap layer 123 and the second cap layer 124 in the region where the source electrode 42 and the drain electrode 43 are formed are removed to expose the electron supply layer 22. As a result, openings 123a and 123b are formed in the region where the source electrode 42 and the drain electrode 43 are formed.

次に、図１４に示すように、開口部１２３ａ及び１２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。 Next, as shown in FIG. 14, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 123a and 123b.

次に、図１５に示すように、第２のキャップ層１２４のドレイン電極４３側の端部近傍の第１のキャップ層１２３及び第２のキャップ層１２４の上に、ゲート電極４１を形成する。具体的には、第２のキャップ層１２４及び第１のキャップ層１２３等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、第２のキャップ層１２４のドレイン電極４３側の端部近傍の第１のキャップ層１２３及び第２のキャップ層１２４の上に、ゲート電極４１が形成される。 Next, as shown in FIG. 15, the gate electrode 41 is formed on the first cap layer 123 and the second cap layer 124 near the end of the second cap layer 124 on the drain electrode 43 side. Specifically, a photoresist is applied onto the second cap layer 124, the first cap layer 123, and the like, and exposure and development are performed by an exposure apparatus to open an opening in a region where the gate electrode 41 is formed. A resist pattern (not shown) having a portion is formed. After that, the metal laminated film formed of Ni / Au is formed by vacuum vapor deposition and then immersed in an organic solvent to remove the metal laminated film on the resist pattern together with the resist pattern by lift-off. As a result, the gate electrode 41 is formed on the first cap layer 123 and the second cap layer 124 near the end of the second cap layer 124 on the drain electrode 43 side.

尚、上記以外の内容については、第１の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment.

〔第３の実施の形態〕
次に、第３の実施の形態について説明する、本実施の形態は、第１の実施の形態における半導体装置の製造方法であり、第１の実施の形態とは異なる製造方法である。 [Third Embodiment]
Next, the third embodiment will be described. This embodiment is a method of manufacturing a semiconductor device according to the first embodiment, and is a manufacturing method different from that of the first embodiment.

本実施の形態における半導体装置の製造方法について、図１６〜図２１に基づき説明する。 The method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 16 to 21.

最初に、図１６に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。 First, as shown in FIG. 16, by epitaxially growing a nitride semiconductor layer on the substrate 10, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, an electron supply layer 22, and a first cap layer are formed. 23 is formed. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22.

次に、図１７に示すように、第１のキャップ層２３の上に、開口部７１ａを有する選択再成長マスク７１を形成し、選択再成長マスク７１の開口部７１ａにおいて露出している第１のキャップ層２３の上に、選択再成長により第２のキャップ層２４を形成する。具体的には、第１のキャップ層２３の上に、ＳｉＮ等の絶縁膜を成膜し、この絶縁膜の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のキャップ層２４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部における絶縁膜を除去し開口部７１ａを形成することにより、絶縁膜の選択再成長マスク７１を形成する。この後、レジストパターンは、有機溶剤等により除去する。この後、選択再成長マスク７１の開口部７１ａにおいて露出している第１のキャップ層２３の上に、ｎ−ＧａＮを結晶成長させることにより、第２のキャップ層２４を形成する。本実施の形態においては、ｎ−ＧａＮの結晶成長には、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）が用いられる。結晶成長により形成された第２のキャップ層２４における不純物元素の濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下となっていることが好ましい。この後、選択再成長マスク７１は、フッ酸等により除去する。 Next, as shown in FIG. 17, a selective regrowth mask 71 having an opening 71a is formed on the first cap layer 23, and the first is exposed in the opening 71a of the selective regrowth mask 71. A second cap layer 24 is formed on the cap layer 23 of the above by selective regrowth. Specifically, an insulating film such as SiN is formed on the first cap layer 23, a photoresist is applied on the insulating film, and the second is exposed and developed by an exposure apparatus. A resist pattern (not shown) having an opening is formed in the region where the cap layer 24 of the above is formed. After that, the insulating film at the opening of the resist pattern is removed by dry etching such as RIE using fluorine gas as the etching gas to form the opening 71a, thereby forming the selective regrowth mask 71 of the insulating film. After that, the resist pattern is removed with an organic solvent or the like. After that, the second cap layer 24 is formed by crystal growth of n-GaN on the first cap layer 23 exposed in the opening 71a of the selective regrowth mask 71. In the present embodiment, MBE (Molecular Beam Epitaxy) is used for crystal growth of n-GaN. The concentration of the impurity element in the second cap layer 24 formed by crystal growth is preferably 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. After this, the selective regrowth mask 71 is removed with hydrofluoric acid or the like.

次に、図１８に示すように、素子を分離するための素子分離領域３０を形成する。 Next, as shown in FIG. 18, an element separation region 30 for separating the elements is formed.

次に、図１９に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層２３及び第２のキャップ層２４を除去する。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部２３ａ及び２３ｂが形成され、電子供給層２２の表面が露出する。 Next, as shown in FIG. 19, the first cap layer 23 and the second cap layer 24 in the region where the source electrode 42 and the drain electrode 43 are formed are removed. As a result, openings 23a and 23b are formed in the region where the source electrode 42 and the drain electrode 43 are formed, and the surface of the electron supply layer 22 is exposed.

次に、図２０に示すように、開口部２３ａ及び２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。 Next, as shown in FIG. 20, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 23a and 23b.

次に、図２１に示すように、第２のキャップ層２４のドレイン電極４３側の端部近傍の第１のキャップ層２３及び第２のキャップ層２４の上に、ゲート電極４１を形成する。 Next, as shown in FIG. 21, the gate electrode 41 is formed on the first cap layer 23 and the second cap layer 24 near the end of the second cap layer 24 on the drain electrode 43 side.

〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置について、図２２に基づき説明する。本実施の形態における半導体装置は、ゲート電極４１が電子供給層２２と接している構造のものである。これにより、高い周波数の駆動が可能となる。本実施の形態においては、電子供給層２２の上のゲート電極４１とソース電極４２との間には、ｉ−ＧａＮにより形成された第１のキャップ層２３とｎ−ＧａＮにより形成された第２のキャップ層２４が順に積層されて形成されている。また、電子供給層２２の上のゲート電極４１とドレイン電極４３との間には、ｉ−ＧａＮにより形成された第１のキャップ層２３が形成されている。 [Fourth Embodiment]
Next, the semiconductor device according to the fourth embodiment will be described with reference to FIG. The semiconductor device according to the present embodiment has a structure in which the gate electrode 41 is in contact with the electron supply layer 22. This makes it possible to drive at a high frequency. In the present embodiment, between the gate electrode 41 and the source electrode 42 on the electron supply layer 22, the first cap layer 23 formed of i-GaN and the second cap layer 23 formed of n-GaN are formed. The cap layers 24 of the above are laminated in this order. Further, a first cap layer 23 formed of i-GaN is formed between the gate electrode 41 and the drain electrode 43 on the electron supply layer 22.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２３〜図２９に基づき説明する。 (Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 23 to 29.

最初に、図２３に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層２３、第２のキャップ層２４を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。 First, as shown in FIG. 23, the nitride semiconductor layer is epitaxially grown on the substrate 10, so that the nucleation layer 11, the buffer layer 12, the electron traveling layer 21, the electron supply layer 22, and the first cap layer are formed. 23, a second cap layer 24 is formed. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22.

次に、図２４に示すように、素子を分離するための素子分離領域３０を形成する。 Next, as shown in FIG. 24, an element separation region 30 for separating the elements is formed.

次に、図２５に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層２３及び第２のキャップ層２４を除去する。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部２３ａ及び２３ｂを形成し、電子供給層２２の表面を露出させる。 Next, as shown in FIG. 25, the first cap layer 23 and the second cap layer 24 in the region where the source electrode 42 and the drain electrode 43 are formed are removed. As a result, openings 23a and 23b are formed in the region where the source electrode 42 and the drain electrode 43 are formed, and the surface of the electron supply layer 22 is exposed.

次に、図２６に示すように、開口部２３ａ及び２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。 Next, as shown in FIG. 26, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 23a and 23b.

次に、図２７に示されるように、第２のキャップ層２４のドレイン電極４３側を除去する。 Next, as shown in FIG. 27, the drain electrode 43 side of the second cap layer 24 is removed.

次に、図２８に示されるように、ゲート電極４１が形成される領域の第１のキャップ層２３を除去し、開口部２３ｃを形成することにより、電子供給層２２の表面を露出させる。具体的には、第１のキャップ層２３及び第２のキャップ層２４等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第１のキャップ層２３が除去される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部における第１のキャップ層２３をエッチングガスとして塩素系ガスを用いたＲＩＥ等により除去し開口部２３ｃを形成する。これにより、電子供給層２２の上には、開口部２３ｃよりもソース電極４２側に、第１のキャップ層２３と第２のキャップ層２４とが順に積層されたものが形成され、ドレイン電極４３側に、第１のキャップ層２３が形成される。この後、レジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 28, the surface of the electron supply layer 22 is exposed by removing the first cap layer 23 in the region where the gate electrode 41 is formed and forming the opening 23c. Specifically, the first cap layer 23 is removed by applying a photoresist on the first cap layer 23, the second cap layer 24, and the like, and performing exposure and development with an exposure apparatus. A resist pattern (not shown) having an opening in the region is formed. After that, the first cap layer 23 at the opening of the resist pattern is removed by RIE or the like using a chlorine-based gas as an etching gas to form the opening 23c. As a result, on the electron supply layer 22, a first cap layer 23 and a second cap layer 24 are laminated in this order on the source electrode 42 side of the opening 23c, and the drain electrode 43 is formed. A first cap layer 23 is formed on the side. After that, the resist pattern is removed with an organic solvent or the like.

次に、図２９に示すように、開口部２３ｃにおいて露出している電子供給層２２及びその近傍の第１のキャップ層２３、第２のキャップ層２４の上に、ゲート電極４１を形成する。 Next, as shown in FIG. 29, the gate electrode 41 is formed on the electron supply layer 22 exposed in the opening 23c and the first cap layer 23 and the second cap layer 24 in the vicinity thereof.

〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置について、図３０に基づき説明する。本実施の形態における半導体装置は、電子供給層２２の上には、ゲート電極４１とソース電極４２との間に、第２のキャップ層２４が形成されており、ゲート電極４１とドレイン電極４３との間に、第１のキャップ層２３が形成されている。尚、第２のキャップ層２４は、ｎ−ＧａＮにより形成されており、第１のキャップ層２３は、ｉ−ＧａＮにより形成されている。 [Fifth Embodiment]
Next, the semiconductor device according to the fifth embodiment will be described with reference to FIG. In the semiconductor device of the present embodiment, a second cap layer 24 is formed between the gate electrode 41 and the source electrode 42 on the electron supply layer 22, and the gate electrode 41 and the drain electrode 43 are formed. A first cap layer 23 is formed between the two. The second cap layer 24 is formed of n-GaN, and the first cap layer 23 is formed of i-GaN.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３１〜図３７に基づき説明する。 (Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 31 to 37.

最初に、図３１に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。 First, as shown in FIG. 31, by epitaxially growing a nitride semiconductor layer on the substrate 10, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, an electron supply layer 22, and a first cap layer are formed. 23 is formed. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22.

次に、図３２に示すように、第２のキャップ層２４が形成される領域における第１のキャップ層２３を除去する。具体的には、第１のキャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のキャップ層２４が形成される領域部に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部２３ｄにおける第１のキャップ層２３をエッチングガスとして塩素系ガスを用いたＲＩＥ等により除去し、電子供給層２２の表面を露出させる。この後、レジストパターンは、有機溶剤等により除去する。 Next, as shown in FIG. 32, the first cap layer 23 in the region where the second cap layer 24 is formed is removed. Specifically, by applying a photoresist on the first cap layer 23 and performing exposure and development with an exposure apparatus, an opening is provided in a region where the second cap layer 24 is formed. The illustrated resist pattern is formed. After that, the first cap layer 23 in the opening 23d of the resist pattern is removed by RIE or the like using a chlorine-based gas as an etching gas to expose the surface of the electron supply layer 22. After that, the resist pattern is removed with an organic solvent or the like.

次に、図３３に示すように、第１のキャップ層２３の上に、開口部７２ａを有する選択再成長マスク７２を形成し、選択再成長マスク７２の開口部７２ａにおいて露出している電子供給層２２の上に、選択再成長により第２のキャップ層２４を形成する。具体的には、第１のキャップ層２３及び電子供給層２２の上に、ＳｉＮ等の絶縁膜を成膜し、この絶縁膜の上にフォトレジストを塗布し、露光装置による露光、現像を行う。これにより、第２のキャップ層２４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部における絶縁膜を除去し開口部７２ａを形成することにより、絶縁膜の選択再成長マスク７２を形成する。この後、レジストパターンは、有機溶剤等により除去する。この後、選択再成長マスク７２の開口部７２ａにおいて露出している電子供給層２２の上に、ｎ−ＧａＮを結晶成長させることにより、第２のキャップ層２４を形成する。本実施の形態においては、ｎ−ＧａＮの結晶成長には、ＭＢＥが用いられる。結晶成長により形成された第２のキャップ層２４における不純物元素の濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下となっていることが好ましい。この後、選択再成長マスク７２は、フッ酸等により除去する。 Next, as shown in FIG. 33, a selective regrowth mask 72 having an opening 72a is formed on the first cap layer 23, and the electron supply exposed in the opening 72a of the selective regrowth mask 72 is supplied. A second cap layer 24 is formed on the layer 22 by selective regrowth. Specifically, an insulating film such as SiN is formed on the first cap layer 23 and the electron supply layer 22, a photoresist is applied on the insulating film, and exposure and development are performed by an exposure apparatus. .. As a result, a resist pattern (not shown) having an opening in the region where the second cap layer 24 is formed is formed. After that, the insulating film at the opening of the resist pattern is removed by dry etching such as RIE using fluorine gas as the etching gas to form the opening 72a, thereby forming the selective regrowth mask 72 of the insulating film. After that, the resist pattern is removed with an organic solvent or the like. After that, the second cap layer 24 is formed by crystal growth of n-GaN on the electron supply layer 22 exposed in the opening 72a of the selective regrowth mask 72. In this embodiment, MBE is used for crystal growth of n-GaN. The concentration of the impurity element in the second cap layer 24 formed by crystal growth is preferably 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ³ or less. After this, the selective regrowth mask 72 is removed with hydrofluoric acid or the like.

次に、図３４に示すように、素子を分離するための素子分離領域３０を形成する。 Next, as shown in FIG. 34, an element separation region 30 for separating the elements is formed.

次に、図３５に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層２３及び第２のキャップ層２４を除去する。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部２３ａ及び２３ｂが形成され、電子供給層２２の表面が露出する。 Next, as shown in FIG. 35, the first cap layer 23 and the second cap layer 24 in the region where the source electrode 42 and the drain electrode 43 are formed are removed. As a result, openings 23a and 23b are formed in the region where the source electrode 42 and the drain electrode 43 are formed, and the surface of the electron supply layer 22 is exposed.

次に、図３６に示すように、開口部２３ａ及び２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。 Next, as shown in FIG. 36, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 23a and 23b.

次に、図３７に示されるように、ゲート電極４１が形成される領域の第１のキャップ層２３を除去し、開口部２３ｃを形成することにより、電子供給層２２の表面を露出させる。 Next, as shown in FIG. 37, the surface of the electron supply layer 22 is exposed by removing the first cap layer 23 in the region where the gate electrode 41 is formed and forming the opening 23c.

次に、図３８に示すように、開口部２３ｃにおいて露出している電子供給層２２及びその近傍の第１のキャップ層２３、第２のキャップ層２４の上に、ゲート電極４１を形成する。 Next, as shown in FIG. 38, the gate electrode 41 is formed on the electron supply layer 22 exposed in the opening 23c and the first cap layer 23 and the second cap layer 24 in the vicinity thereof.

尚、上記以外の内容については、第１の実施の形態または第４の実施の形態と同様である。 The contents other than the above are the same as those in the first embodiment or the fourth embodiment.

〔第６の実施の形態〕
次に、第６の実施の形態における半導体装置について、図３９に基づき説明する。本実施の形態における半導体装置は、いわゆるＭＩＳ（Metal Insulator Semiconductor）構造の半導体装置である。具体的には、第１のキャップ層２３及び第２のキャップ層２４の上には、絶縁膜２５０が形成されており、絶縁膜２５０の上にゲート電極４１が形成されている。このような絶縁膜２５０を形成することにより、ゲートリーク電流を抑制することができる。 [Sixth Embodiment]
Next, the semiconductor device according to the sixth embodiment will be described with reference to FIG. 39. The semiconductor device in the present embodiment is a semiconductor device having a so-called MIS (Metal Insulator Semiconductor) structure. Specifically, an insulating film 250 is formed on the first cap layer 23 and the second cap layer 24, and a gate electrode 41 is formed on the insulating film 250. By forming such an insulating film 250, the gate leak current can be suppressed.

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図４０〜図４７に基づき説明する。 (Manufacturing method of semiconductor device)
Next, the method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 40 to 47.

最初に、図４０に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、核形成層１１、バッファ層１２、電子走行層２１、電子供給層２２、第１のキャップ層２３、第２のキャップ層２４を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。 First, as shown in FIG. 40, by epitaxially growing a nitride semiconductor layer on the substrate 10, a nucleation layer 11, a buffer layer 12, an electron traveling layer 21, an electron supply layer 22, and a first cap layer are formed. 23, a second cap layer 24 is formed. As a result, in the electron traveling layer 21, 2DEG21a is generated in the vicinity of the interface between the electron traveling layer 21 and the electron supply layer 22.

次に、図４１に示すように、素子を分離するための素子分離領域３０を形成する。 Next, as shown in FIG. 41, an element separation region 30 for separating the elements is formed.

次に、図４２に示すように、ソース電極４２及びドレイン電極４３が形成される領域の第１のキャップ層２３及び第２のキャップ層２４を除去する。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部２３ａ及び２３ｂを形成し、電子供給層２２の表面を露出させる。 Next, as shown in FIG. 42, the first cap layer 23 and the second cap layer 24 in the region where the source electrode 42 and the drain electrode 43 are formed are removed. As a result, openings 23a and 23b are formed in the region where the source electrode 42 and the drain electrode 43 are formed, and the surface of the electron supply layer 22 is exposed.

次に、図４３に示すように、開口部２３ａ及び２３ｂにおいて露出している電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。 Next, as shown in FIG. 43, the source electrode 42 and the drain electrode 43 are formed on the electron supply layer 22 exposed in the openings 23a and 23b.

次に、図４４に示されるように、第２のキャップ層２４のドレイン電極４３側を除去する。 Next, as shown in FIG. 44, the drain electrode 43 side of the second cap layer 24 is removed.

次に、図４５に示すように、第１のキャップ層２３及び第２のキャップ層２４の上に、プラズマＣＶＤ（chemical vapor deposition）により絶縁膜２５０を形成する。絶縁膜２５０は、酸化シリコン等により形成されており、膜厚は、２ｎｍ〜１０００ｎｍの間、例えば、１００ｎｍ形成する。尚、絶縁膜２５０は、ＡＬＤ（Atomic Layer Deposition）やスパッタリングにより形成してもよい。また、絶縁膜２５０は、ＳｉＮ以外のＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ等の酸化物、窒化物、酸窒化物により形成してもよい。 Next, as shown in FIG. 45, an insulating film 250 is formed on the first cap layer 23 and the second cap layer 24 by plasma CVD (chemical vapor deposition). The insulating film 250 is formed of silicon oxide or the like, and the film thickness is between 2 nm and 1000 nm, for example, 100 nm. The insulating film 250 may be formed by ALD (Atomic Layer Deposition) or sputtering. Further, the insulating film 250 may be formed of an oxide such as Si, Al, Hf, Zr, or Ta, a nitride, or an oxynitride other than SiN.

次に、図４６に示すように、絶縁膜２５０の上に、ゲート電極４１を形成する。ゲート電極４１は、絶縁膜２５０を介した、第２のキャップ層２４のドレイン電極４３側の端部近傍の第１のキャップ層２３及び第２のキャップ層２４の上に形成する。 Next, as shown in FIG. 46, the gate electrode 41 is formed on the insulating film 250. The gate electrode 41 is formed on the first cap layer 23 and the second cap layer 24 near the end of the second cap layer 24 on the drain electrode 43 side via the insulating film 250.

〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。 [7th Embodiment]
Next, a seventh embodiment will be described. The present embodiment is a semiconductor device, a power supply device, and a high frequency amplifier.

本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図４７に基づき説明する。尚、図４７は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。 The semiconductor device according to the present embodiment is a discrete package of the semiconductor devices according to the first to sixth embodiments, and the semiconductor device discretely packaged in this way will be described with reference to FIG. 47. Note that FIG. 47 schematically shows the inside of the discretely packaged semiconductor device, and the arrangement of the electrodes and the like are different from those shown in the first to sixth embodiments. There is.

最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態におけるいずれかの半導体装置に相当するものである。 First, a semiconductor chip 410 such as HEMT, which is a GaN-based semiconductor material, is formed by cutting the semiconductor device manufactured in the first to sixth embodiments by dicing or the like. The semiconductor chip 410 is fixed on the lead frame 420 with a die-attaching agent 430 such as solder. The semiconductor chip 410 corresponds to any of the semiconductor devices in the first to sixth embodiments.

次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第６の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第６の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第６の実施の形態における半導体装置のドレイン電極４３と接続されている。 Next, the gate electrode 411 is connected to the gate lead 421 by the bonding wire 431, the source electrode 421 is connected to the source lead 422 by the bonding wire 432, and the drain electrode 413 is connected to the drain lead 423 by the bonding wire 433. The bonding wires 431, 432, and 433 are made of a metal material such as Al. Further, in the present embodiment, the gate electrode 411 is a gate electrode pad, and is connected to the gate electrode 41 of the semiconductor device according to the first to sixth embodiments. Further, the source electrode 412 is a source electrode pad, and is connected to the source electrode 42 of the semiconductor device according to the first to sixth embodiments. Further, the drain electrode 413 is a drain electrode pad, and is connected to the drain electrode 43 of the semiconductor device according to the first to sixth embodiments.

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。 Next, the resin is sealed with the mold resin 440 by the transfer molding method. In this way, a discretely packaged semiconductor device such as a HEMT using a GaN-based semiconductor material can be manufactured.

次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第６の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。 Next, the power supply device and the high frequency amplifier in the present embodiment will be described. The power supply device and the high frequency amplifier in the present embodiment are the power supply device and the high frequency amplifier using any of the semiconductor devices in the first to sixth embodiments.

最初に、図４８に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図４８に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図４８に示す例では３つ）４６８を備えている。図４８に示す例では、第１から第６の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。 First, the power supply device according to the present embodiment will be described with reference to FIG. 48. The power supply device 460 according to the present embodiment includes a high-voltage primary side circuit 461, a low-voltage secondary side circuit 462, and a transformer 463 arranged between the primary side circuit 461 and the secondary side circuit 462. The primary side circuit 461 includes an AC power supply 464, a so-called bridge rectifier circuit 465, a plurality of switching elements (four in the example shown in FIG. 48) 466, one switching element 467, and the like. The secondary side circuit 462 includes a plurality of switching elements (three in the example shown in FIG. 48) 468. In the example shown in FIG. 48, the semiconductor devices according to the first to sixth embodiments are used as the switching elements 466 and 467 of the primary side circuit 461. The switching elements 466 and 467 of the primary circuit 461 are preferably normally-off semiconductor devices. Further, the switching element 468 used in the secondary side circuit 462 uses a normal MISFET (metal insulator semiconductor field effect transistor) formed of silicon.

次に、図４９に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図４９に示す例では、パワーアンプ４７３は、第１から第６の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図４９に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。 Next, the high frequency amplifier in the present embodiment will be described with reference to FIG. 49. The high frequency amplifier 470 in the present embodiment may be applied to, for example, a power amplifier for a base station of a mobile phone. The high frequency amplifier 470 includes a digital pre-distortion circuit 471, a mixer 472, a power amplifier 473, and a directional coupler 474. The digital predistortion circuit 471 compensates for the non-linear distortion of the input signal. The mixer 472 mixes the input signal and the AC signal in which the non-linear distortion is compensated. The power amplifier 473 amplifies the input signal mixed with the AC signal. In the example shown in FIG. 49, the power amplifier 473 has the semiconductor device according to the first to sixth embodiments. The directional coupler 474 monitors the input signal and the output signal. In the circuit shown in FIG. 49, for example, by switching the switch, the output signal can be mixed with the AC signal by the mixer 472 and sent to the digital predistortion circuit 471.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiments have been described in detail above, the embodiments are not limited to the specific embodiments, and various modifications and changes can be made within the scope of the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された電子走行層と、
前記電子走行層の上に、窒化物半導体により形成された電子供給層と、
前記電子供給層の上に形成されたソース電極及びドレイン電極と、
前記電子供給層の上方に形成されたゲート電極と
前記ゲート電極と前記ドレイン電極との間の前記電子供給層の上に、窒化物半導体により形成された第１のキャップ層と、
前記ゲート電極と前記ソース電極との間の前記電子供給層の上方に、窒化物半導体により形成された第２のキャップ層と、
を有し、
前記第２のキャップ層には、前記第１のキャップ層よりもｎ型となる不純物元素が多く含まれていることを特徴とする半導体装置。
（付記２）
前記第１のキャップ層は、前記ゲート電極と前記ソース電極との間の前記電子供給層の上にも形成されており、
前記第２のキャップ層は、前記ゲート電極と前記ソース電極との間の前記第１のキャップ層の上に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２のキャップ層は、前記ゲート電極と前記ソース電極との間の前記電子供給層の上に形成されていることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第２のキャップ層に含まれるｎ型となる不純物元素の濃度は、１×１０^１９／ｃｍ^３以上、１×１０^２０／ｃｍ^３以下であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第ｎ型となる不純物元素は、Ｓｉであることを特徴とする付記４に記載の半導体装置。
（付記６）
前記第１のキャップ層は、ｉ−ＧａＮにより形成されており、
前記第２のキャップ層は、ｎ−ＧａＮにより形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記電子供給層は、ＳｃＡｌＮにより形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１のキャップ層の膜厚は、２ｎｍ以上、２０ｎｍ以下であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記ゲート電極は、前記電子供給層の上に形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記ゲート電極は、前記第１のキャップ層及び前記第２のキャップ層の上に形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１１）
前記第１のキャップ層及び前記第２のキャップ層の上には、絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜の上に形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記電子走行層は、ＧａＮにより形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板の上に、窒化物半導体により電子走行層を形成する工程と、
前記電子走行層の上に、窒化物半導体により電子供給層を形成する工程と、
前記電子供給層の上に、第１のキャップ層を形成する工程と、
前記第１のキャップ層の上に、第２のキャップ層を形成する工程と、
前記電子供給層の上に、ソース電極及びドレイン電極を形成する工程と、
前記電子供給層の上方に、ゲート電極を形成する工程と、
を有し、
前記第１のキャップ層は、前記ゲート電極と前記ドレイン電極との間、及び、前記ゲート電極と前記ソース電極との間に形成されており、
前記第２のキャップ層は、前記ゲート電極と前記ソース電極との間の前記第１のキャップ層の上に形成されており、
前記第２のキャップ層には、前記第１のキャップ層よりもｎ型となる不純物元素が多く含まれていることを特徴とする半導体装置の製造方法。
（付記１４）
基板の上に、窒化物半導体により電子走行層を形成する工程と、
前記電子走行層の上に、窒化物半導体により電子供給層を形成する工程と、
前記電子供給層の上に、第１のキャップ層を形成する工程と、
前記電子供給層の上に、第２のキャップ層を形成する工程と、
前記電子供給層の上に、ソース電極及びドレイン電極を形成する工程と、
前記電子供給層の上方に、ゲート電極を形成する工程と、
を有し、
前記第１のキャップ層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記第２のキャップ層は、前記ゲート電極と前記ソース電極との間に形成されており、
前記第２のキャップ層には、前記第１のキャップ層よりもｎ型となる不純物元素が多く含まれていることを特徴とする半導体装置の製造方法。
（付記１５）
基板の上に、窒化物半導体により電子走行層を形成する工程と、
前記電子走行層の上に、窒化物半導体により電子供給層を形成する工程と、
前記電子供給層の上に、第１のキャップ層を形成する工程と、
前記第１のキャップ層に、ｎ型となる不純物元素をイオン注入することにより、第２のキャップ層を形成する工程と、
前記電子供給層の上に、ソース電極及びドレイン電極を形成する工程と、
前記電子供給層の上方に、ゲート電極を形成する工程と、
を有し、
前記第１のキャップ層は、前記ゲート電極と前記ドレイン電極との間に形成されており、
前記第２のキャップ層は、前記ゲート電極と前記ソース電極との間に形成されており、
前記第２のキャップ層には、前記第１のキャップ層よりもｎ型となる不純物元素が多く含まれていることを特徴とする半導体装置の製造方法。
（付記１６）
第１のキャップ層を形成した後、前記第１のキャップ層の上の前記ゲート電極と前記ソース電極との間の領域に開口部を有する選択再成長マスクを形成する工程を有し、
前記第２のキャップ層は、前記選択再成長マスクの開口部において露出している前記第１のキャップ層の上に、選択再成長により形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１７）
前記第１のキャップ層を形成する工程、及び、前記第２のキャップ層を形成する工程を行った後、
前記第１のキャップ層、及び、前記第２のキャップ層の上に、絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜の上に形成されることを特徴とする付記１３から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記電子供給層は、ＳｃＡｌＮにより形成されていることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１２のいずれかに記載の半導体装置を有することを特徴とする増幅器。 Regarding the above explanation, the following additional notes are further disclosed.
(Appendix 1)
An electronic traveling layer formed of a nitride semiconductor on a substrate,
An electron supply layer formed of a nitride semiconductor on the electron traveling layer,
A source electrode and a drain electrode formed on the electron supply layer,
A first cap layer formed of a nitride semiconductor on the gate electrode formed above the electron supply layer and the electron supply layer between the gate electrode and the drain electrode, and
A second cap layer formed of a nitride semiconductor above the electron supply layer between the gate electrode and the source electrode,
Have,
A semiconductor device characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.
(Appendix 2)
The first cap layer is also formed on the electron supply layer between the gate electrode and the source electrode.
The semiconductor device according to Appendix 1, wherein the second cap layer is formed on the first cap layer between the gate electrode and the source electrode.
(Appendix 3)
The semiconductor device according to Appendix 1, wherein the second cap layer is formed on the electron supply layer between the gate electrode and the source electrode.
(Appendix 4)
Any of Appendix 1 to 3, wherein the concentration of the n-type impurity element contained in the second cap layer is 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ^{3 or less.} The semiconductor device described in 1.
(Appendix 5)
The semiconductor device according to Appendix 4, wherein the n-type impurity element is Si.
(Appendix 6)
The first cap layer is formed of i-GaN.
The semiconductor device according to any one of Supplementary note 1 to 5, wherein the second cap layer is formed of n-GaN.
(Appendix 7)
The semiconductor device according to any one of Supplementary note 1 to 6, wherein the electron supply layer is formed of ScAlN.
(Appendix 8)
The semiconductor device according to any one of Appendix 1 to 7, wherein the film thickness of the first cap layer is 2 nm or more and 20 nm or less.
(Appendix 9)
The semiconductor device according to any one of Supplementary note 1 to 8, wherein the gate electrode is formed on the electron supply layer.
(Appendix 10)
The semiconductor device according to any one of Supplementary note 1 to 8, wherein the gate electrode is formed on the first cap layer and the second cap layer.
(Appendix 11)
An insulating film is formed on the first cap layer and the second cap layer.
The semiconductor device according to any one of Supplementary note 1 to 10, wherein the gate electrode is formed on the insulating film.
(Appendix 12)
The semiconductor device according to any one of Appendix 1 to 11, wherein the electron traveling layer is formed of GaN.
(Appendix 13)
The process of forming an electron traveling layer on a substrate with a nitride semiconductor,
A step of forming an electron supply layer with a nitride semiconductor on the electron traveling layer, and
A step of forming a first cap layer on the electron supply layer and
A step of forming a second cap layer on the first cap layer and
A step of forming a source electrode and a drain electrode on the electron supply layer, and
A step of forming a gate electrode above the electron supply layer and
Have,
The first cap layer is formed between the gate electrode and the drain electrode, and between the gate electrode and the source electrode.
The second cap layer is formed on the first cap layer between the gate electrode and the source electrode.
A method for manufacturing a semiconductor device, characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.
(Appendix 14)
The process of forming an electron traveling layer on a substrate with a nitride semiconductor,
A step of forming an electron supply layer with a nitride semiconductor on the electron traveling layer, and
A step of forming a first cap layer on the electron supply layer and
A step of forming a second cap layer on the electron supply layer and
A step of forming a source electrode and a drain electrode on the electron supply layer, and
A step of forming a gate electrode above the electron supply layer and
Have,
The first cap layer is formed between the gate electrode and the drain electrode.
The second cap layer is formed between the gate electrode and the source electrode.
A method for manufacturing a semiconductor device, characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.
(Appendix 15)
The process of forming an electron traveling layer on a substrate with a nitride semiconductor,
A step of forming an electron supply layer with a nitride semiconductor on the electron traveling layer, and
A step of forming a first cap layer on the electron supply layer and
A step of forming a second cap layer by ion-implanting an n-type impurity element into the first cap layer.
A step of forming a source electrode and a drain electrode on the electron supply layer, and
A step of forming a gate electrode above the electron supply layer and
Have,
The first cap layer is formed between the gate electrode and the drain electrode.
The second cap layer is formed between the gate electrode and the source electrode.
A method for manufacturing a semiconductor device, characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.
(Appendix 16)
After forming the first cap layer, there is a step of forming a selective regrowth mask having an opening in the region between the gate electrode and the source electrode on the first cap layer.
The semiconductor device according to Appendix 13, wherein the second cap layer is formed by selective regrowth on the first cap layer exposed at the opening of the selective regrowth mask. Production method.
(Appendix 17)
After performing the step of forming the first cap layer and the step of forming the second cap layer,
It has a step of forming an insulating film on the first cap layer and the second cap layer.
The method for manufacturing a semiconductor device according to any one of Supplementary note 13 to 16, wherein the gate electrode is formed on the insulating film.
(Appendix 18)
The method for manufacturing a semiconductor device according to any one of Supplementary note 13 to 17, wherein the electron supply layer is formed of ScAlN.
(Appendix 19)
A power supply device comprising the semiconductor device according to any one of Appendix 1 to 12.
(Appendix 20)
An amplifier comprising the semiconductor device according to any one of Appendix 1 to 12.

１０基板
１１核形成層
１２バッファ層
２１電子走行層
２１ａ２ＤＥＧ
２２電子供給層
２３第１のキャップ層
２４第２のキャップ層
３０素子分離領域
４１ゲート電極
４２ソース電極
４３ドレイン電極
10 Substrate 11 Nucleation layer 12 Buffer layer 21 Electron traveling layer 21a 2DEG
22 Electron supply layer 23 First cap layer 24 Second cap layer 30 Element separation region 41 Gate electrode 42 Source electrode 43 Drain electrode

Claims

An electronic traveling layer formed of a nitride semiconductor on a substrate,
An electron supply layer formed of a nitride semiconductor on the electron traveling layer,
A source electrode and a drain electrode formed on the electron supply layer,
A gate electrode formed above the electron supply layer and
A first cap layer formed of a nitride semiconductor on the electron supply layer between the gate electrode and the drain electrode,
A second cap layer formed of a nitride semiconductor above the electron supply layer between the gate electrode and the source electrode,
Have,
A semiconductor device characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.

The first cap layer is also formed on the electron supply layer between the gate electrode and the source electrode.
The semiconductor device according to claim 1, wherein the second cap layer is formed on the first cap layer between the gate electrode and the source electrode.

The semiconductor device according to claim 1, wherein the second cap layer is formed on the electron supply layer between the gate electrode and the source electrode.

Any of claims 1 to 3, wherein the concentration of the n-type impurity element contained in the second cap layer is 1 × 10 ¹⁹ / cm ³ or more and 1 × 10 ²⁰ / cm ^{3 or less.} The semiconductor device described in Crab.

The first cap layer is formed of i-GaN.
The semiconductor device according to any one of claims 1 to 4, wherein the second cap layer is formed of n-GaN.

The semiconductor device according to any one of claims 1 to 5, wherein the electron supply layer is formed of ScAlN.

The semiconductor device according to any one of claims 1 to 6, wherein the film thickness of the first cap layer is 2 nm or more and 20 nm or less.

An insulating film is formed on the first cap layer and the second cap layer.
The semiconductor device according to any one of claims 1 to 7, wherein the gate electrode is formed on the insulating film.

The process of forming an electron traveling layer on a substrate with a nitride semiconductor,
A step of forming an electron supply layer with a nitride semiconductor on the electron traveling layer, and
A step of forming a first cap layer on the electron supply layer and
A step of forming a second cap layer on the first cap layer and
A step of forming a source electrode and a drain electrode on the electron supply layer, and
A step of forming a gate electrode above the electron supply layer and
Have,
The first cap layer is formed between the gate electrode and the drain electrode, and between the gate electrode and the source electrode.
The second cap layer is formed on the first cap layer between the gate electrode and the source electrode.
A method for manufacturing a semiconductor device, characterized in that the second cap layer contains a larger amount of n-type impurity elements than the first cap layer.

An amplifier comprising the semiconductor device according to any one of claims 1 to 8.