JP2016086108A - Compound semiconductor device - Google Patents
Compound semiconductor device Download PDFInfo
- Publication number
- JP2016086108A JP2016086108A JP2014219010A JP2014219010A JP2016086108A JP 2016086108 A JP2016086108 A JP 2016086108A JP 2014219010 A JP2014219010 A JP 2014219010A JP 2014219010 A JP2014219010 A JP 2014219010A JP 2016086108 A JP2016086108 A JP 2016086108A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gan
- gate electrode
- type
- cap layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
本発明は、化合物半導体装置に関するものであり、例えば、GaN系半導体を用いたHEMT(高電子移動度トランジスタ)等の化合物半導体装置に関するものである。 The present invention relates to a compound semiconductor device, for example, a compound semiconductor device such as a HEMT (High Electron Mobility Transistor) using a GaN-based semiconductor.
近年、AlGaN/GaNヘテロ接合を利用し、GaNを電子走行層とするGaN系HEMTの開発が活発である。GaN系半導体はGaAs等の他のIII-V族化合物半導体と比べてワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つという特長がある。この特長により、大電流・高電圧・低オン抵抗動作のトランジスタが実現可能な材料として極めて有望である。 In recent years, GaN-based HEMTs using AlGaN / GaN heterojunctions and using GaN as an electron transit layer have been actively developed. GaN-based semiconductors are characterized by having a wide band gap, a high breakdown field strength, and a large saturation electron velocity compared to other III-V group compound semiconductors such as GaAs. With this feature, it is extremely promising as a material that can realize a transistor with a large current, high voltage, and low on-resistance.
このため、無線通信システムにおける基地局などで用いられる次世代の高効率増幅器や、電力を制御するための高効率スイッチング素子への適用を目指して開発が活発に行われている。 For this reason, development is actively conducted aiming at application to next-generation high-efficiency amplifiers used in base stations and the like in wireless communication systems and high-efficiency switching elements for controlling power.
図17は、従来のGaN系HEMTの説明図であり、図17(a)は断面図であり、図17(b)はゲート電極近傍の電界分布の説明図である。図17(a)に示すように、従来のGaN系HEMTは、SiC基板51上にAlN核形成層52を介してi型GaN電子走行層53及びn型AlGaN電子供給層54を順次成膜する。この時、i型GaN電子走行層53とn型AlGaN電子供給層54との界面近傍に二次元電子ガス55が生成される。このn型AlGaN電子供給層54上に保護膜となるSiN膜56を設け、SiN膜56の除去部にソース電極57、ドレイン電極58及びゲート電極59を設けている。
FIG. 17 is an explanatory view of a conventional GaN-based HEMT, FIG. 17 (a) is a cross-sectional view, and FIG. 17 (b) is an explanatory view of an electric field distribution near the gate electrode. As shown in FIG. 17A, the conventional GaN-based HEMT sequentially forms an i-type GaN
このGaN系HEMTにおいては、高電圧動作が必要になるため、耐圧性能の向上が必須となる。しかしオン抵抗を低減するために二次元電子ガス55のキャリア濃度を増加させた場合には耐圧性能は劣化してしまう。これは、図17(b)に示すように、二次元電子ガス55のキャリア濃度が高い場合は空乏層が拡がりにくくなるために空乏層にかかる電界が強くなるためである。
In this GaN-based HEMT, high voltage operation is required, so that improvement in breakdown voltage performance is essential. However, when the carrier concentration of the two-
ゲート電極59とドレイン電極58との間の電位変化は高抵抗となる空乏層内で起こるため、空乏層幅が狭い場合は等電位線60の間隔が密になり僅かな距離で電位が大きく変化し、空乏層にかかる電界が強くなってしまう。
Since the potential change between the
このような問題を解消するために、フィールドプレート電極を設けたり、あるいは、ゲート電極を階段状に形成して空乏層の幅を広げ、耐圧性能を向上させることが提案されている(例えば、特許文献1或いは特許文献2参照)。
In order to solve such a problem, it has been proposed to increase the width of the depletion layer by providing a field plate electrode or forming a gate electrode in a step shape to improve the withstand voltage performance (for example, patents).
図18は、従来の改良型GaN系HEMTの断面図であり、図18(a)はゲート電極59とドレイン電極58との間にソース電極57に接続したフィールドプレート61を設けたものである。また、図18(b)は、ゲート電極62にドレイン電極58側に張り出す庇部を形成したものである。いずれの場合も、ゲート電極59,62の近傍の空乏層の幅を広げ、耐圧性能を向上させることができる。
FIG. 18 is a cross-sectional view of a conventional improved GaN-based HEMT. FIG. 18A shows a
しかし、これらの提案の場合には、寄生容量が発生して高周波特性が劣化してしまうという問題があるので、図19を参照してこの事情を説明する。図19は従来の改良型GaN系HEMTの問題点の説明図である。図19(a)に示すように、フィールドプレート61を設けた場合には、フィールドプレート61と二次元電子ガス55との間に寄生容量が形成されて、信号遅延の原因となる。また、図19(b)に示すように、ゲート電極62に庇部を設けた場合には、この庇部と二次元電子ガス55との間に寄生容量が形成されて、信号遅延の原因となる。
However, in these proposals, there is a problem that high-frequency characteristics are deteriorated due to generation of parasitic capacitance, and this situation will be described with reference to FIG. FIG. 19 is an explanatory diagram of problems of the conventional improved GaN-based HEMT. As shown in FIG. 19A, when the
一方、ゲート電極に接するようにGaNキャップ層を設け、GaNキャップ層によってゲート電極近傍の二次元電子ガスのキャリア濃度を低減し、それによって耐圧を高めることが提案されている(たとえば、特許文献3参照)。 On the other hand, it has been proposed that a GaN cap layer is provided so as to be in contact with the gate electrode, and the carrier concentration of the two-dimensional electron gas near the gate electrode is reduced by the GaN cap layer, thereby increasing the breakdown voltage (for example, Patent Document 3). reference).
図20は従来の高耐圧GaN系HEMTの断面図であり、半絶縁性SiC基板71上にバッファ層72を介してGaNチャネル層73、AlGaNバリア層74及びGaNキャップ層76を成膜する。この場合も、GaNチャネル層73とAlGaNバリア層74との界面近傍に二次元電子ガス75が発生する。ソース・ドレイン電極形成領域にSiをイオン注入してSi注入領域77を形成し、このSi注入領域77上にソース電極78及びドレイン電極79を形成する。
FIG. 20 is a cross-sectional view of a conventional high voltage GaN-based HEMT. A GaN
ゲート電極形成領域のGaNキャップ層76を除去したのち、T型のゲート電極80を形成し、ゲート電極80に接するドレイン側のGaNキャップ層の一部を残してGaNキャップ層をエッチング除去し、最後に表面を保護する誘電体膜81を形成する。残存したGaNキャップ層76の直下においては二次元電子ガス75のキャリア濃度が低減するので、空乏層が拡がりやすくなり、耐圧が向上する。
After removing the
しかしながら、この高耐圧GaN系HEMTの場合にも、寄生容量が発生して高周波特性が劣化してしまうという問題があるので、図21を参照してこの事情を説明する。図21は従来の高耐圧GaN系HEMTの問題点の説明図であり、T型のゲート電極80のドレイン側への庇部と二次元電子ガス75との間に寄生容量が形成されて、信号遅延の原因となる。
However, even in the case of this high breakdown voltage GaN-based HEMT, there is a problem that high-frequency characteristics are deteriorated due to the generation of parasitic capacitance, and this situation will be described with reference to FIG. FIG. 21 is an explanatory view of the problem of the conventional high-voltage GaN-based HEMT. A parasitic capacitance is formed between the two-
さらに、GaNキャップ層76はゲート電極80のごく近傍にあるため、GaNキャップ層76のドレイン側の端部においては電界強度が依然として高く、耐圧改善効果が必ずしも十分ではないという問題がある。
Furthermore, since the GaN
したがって、化合物半導体装置において、高周波特性を劣化することなく耐圧を向上することを目的とする。 Accordingly, it is an object of the compound semiconductor device to improve the breakdown voltage without deteriorating the high frequency characteristics.
開示する一観点からは、基板と、前記基板の上方に形成されたキャリア走行層と、前記キャリア走行層の上方に形成されたキャリア供給層と、前記キャリア供給層の上方に形成されたゲート電極と、前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層とを有することを特徴とする化合物半導体装置が提供される。 From one aspect disclosed, a substrate, a carrier running layer formed above the substrate, a carrier supply layer formed above the carrier running layer, and a gate electrode formed above the carrier supply layer And a region above the carrier supply layer between the source electrode and the drain electrode, and between the drain electrode and the gate electrode, which are formed at positions sandwiching the gate electrode in a direction parallel to the substrate There is provided a compound semiconductor device having a cap layer in an electrically floating state, which is formed only apart from the gate electrode.
開示の化合物半導体装置によれば、高周波特性を劣化させることなく耐圧を向上することが可能になる。 According to the disclosed compound semiconductor device, the breakdown voltage can be improved without deteriorating the high frequency characteristics.
ここで、図1を参照して、本発明の実施の形態の化合物半導体装置を説明する。図1は、本発明の実施の形態の化合物半導体装置の説明図であり、図1(a)は上面図であり、図1(b)は図1(a)におけるA-A′を結ぶ一点鎖線に沿った断面図である。この化合物半導体装置は、基板11上にキャリア走行層12及びキャリア供給層13を設け、キャリア供給層13の上にゲート電極15を設ける。また、ゲート電極の一方の側にソース電極16を設けると共に、ゲート電極15に対してソース電極16と反対側にドレイン電極17を設ける。
Here, a compound semiconductor device according to an embodiment of the present invention will be described with reference to FIG. FIG. 1 is an explanatory view of a compound semiconductor device according to an embodiment of the present invention, FIG. 1 (a) is a top view, and FIG. 1 (b) is a point connecting AA 'in FIG. 1 (a). It is sectional drawing along a dashed line. In this compound semiconductor device, a
本発明の実施の形態においては、ドレイン電極17とゲート電極15との間のキャリア供給層13の上の一部の領域のみにゲート電極15と離間してキャップ層18を設け、このキャップ層18には電極を設けずに、フローティング状態にする。このキャップ層18は、ストライプ状であり且つゲート電極15と平行に配置される。キャップ層18の分極の大きさはキャリア供給層13の分極の大きさよりも小さいこととする。これによりキャップ層18とキャリア供給層13の間に負の固定電荷が発生し、キャリア供給層のポテンシャルが持ち上げられ、キャップ層の形成された領域では二次元電子ガスのキャリア濃度が低減する。キャリア濃度を十分に低減するためには、キャリア供給層13の厚さにも依存するが、キャップ層の厚さは10nm以上の厚さにすることが望ましい。但し、キャップ層を複数個設ける場合には、キャップ層の厚さは、10nm以下、例えば、5nmでも効果がある。
In the embodiment of the present invention, a
このように、ゲート電極15と離間してキャップ層18を設けることで、キャップ層18の直下の二次元キャリアガス14のキャリア濃度が低減して空乏層が拡がりやすくなり、耐圧が向上する。また、このキャップ層18には電極を設けずに、フローティング状態であるので、寄生容量が発生することがない。
Thus, by providing the
また、上述の構造を取ることによって新たな電極の形成は不要になるため寄生容量が新たに発生することがなく、高周波特性は劣化しない。また、キャップ層18の形成をゲート電極15とドレイン電極17と間の一部のみに制限することにより、キャップ層18の直下以外では二次元キャリアガスのキャリア濃度が高いままであるので、オン抵抗の増加をわずかになるように抑えることができる。
Moreover, since the formation of a new electrode becomes unnecessary by adopting the above-described structure, a parasitic capacitance is not newly generated, and the high frequency characteristics are not deteriorated. Further, by limiting the formation of the
このキャップ層18を互いに平行に複数個形成しても良い。このように、キャップ層18を複数個形成することにより、ゲート電極15に一番近いキャップ層18のドレイン側の端部近傍の等電位線の間隔を広くすることができ、より耐圧を高めることができる。また、キャップ層18を幅広に設ける必要はないので、二次元キャリアガスのキャリア濃度を必要以上に低減することがなく、オン抵抗の増加を抑制することができる。
A plurality of cap layers 18 may be formed in parallel to each other. Thus, by forming a plurality of cap layers 18, the interval between equipotential lines near the end on the drain side of the
この場合、キャップ層18の厚さは、ドレイン電極17に向かって順次薄くなるようにしても良い。ゲート電極15から離れると電界強度が低くなるので、ピエゾ電界緩和効果は小さくても良く、それによって、オン抵抗の増加を同じ厚さのキャップ層18を設けた場合に比べてより抑制することができる。
In this case, the thickness of the
また、ゲート電極15とソース電極16との間のキャリア供給層13上の全面及びゲート電極15とドレイン電極17との間のキャリア供給層13上の全面に保護層を設けても良い。キャリア供給層13の表面が露出していると酸化されてトラップ準位が発生し、それにより電流コラプス等の動作不安定問題が起こりやすくなってしまう。このため保護層を最表面にすることによりキャリア供給層13の酸化による動作不安定問題を防止することができる。
Further, a protective layer may be provided on the entire surface of the
この場合の保護層は、全面に堆積したピエゾ電界緩和層形成用の半導体層を薄くエッチングして形成しても良いし、キャップ層18とは別に形成しても良い。例えば、保護層としてn型層を設けた場合には、保護層を除去することなく保護層の上にソース電極16及びドレイン電極17を形成しても良い。なお、保護層は二次元キャリアガスのキャリア濃度に過度の影響を与えないように、3nm以下の厚さにすることが望ましい。
In this case, the protective layer may be formed by thinly etching a semiconductor layer for forming a piezoelectric field relaxation layer deposited on the entire surface, or may be formed separately from the
この場合のキャリア走行層12としては、GaN、InGaN、AlGaN等のGaNを含むGaN系半導体が典型的なものである。キャリア供給層13としては、GaN、AlGaN、或いはAlInGaN等のInxAlyGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)のGaNを含むInAlGaN系半導体が典型的なものである。キャップ層18としては、GaN、InGaN等のGaNを含むGaN系半導体が典型的なものである。
The
また、基板11としては、Si基板、サファイア基板、SiC基板或いはGaN基板が典型的であり、結晶性の観点からは貫通転位の発生が少ないSiC基板或いはGaN基板が好適である。一方、コストの観点からはSi基板が最適である。 The substrate 11 is typically a Si substrate, a sapphire substrate, a SiC substrate, or a GaN substrate, and an SiC substrate or a GaN substrate with few occurrences of threading dislocations is preferable from the viewpoint of crystallinity. On the other hand, the Si substrate is optimal from the viewpoint of cost.
なお、貫通転位に起因するリーク電流を低減するために、貫通転位を個々に覆うようにAlGaN層上にGaN層をゲート電極と離間して設けることが提案されている(例えば、特許文献4参照)。しかし、この提案では、必然的にソース電極寄りにも設けるものであり、且つ、貫通転位を個々に覆うように局所的にGaN層を設けるものであるので、ピエゾ電界緩和効果があるとしても局所的なものであり、耐圧を高める効果は不十分である。一方、本発明の実施の形態においては、キャップ層18はゲート電極15と平行に配置されるため、電界は均一に緩和されて耐圧が十分に高まる。
In order to reduce leakage current due to threading dislocations, it has been proposed to provide a GaN layer on the AlGaN layer so as to cover the threading dislocations separately from the gate electrode (see, for example, Patent Document 4). ). However, in this proposal, the GaN layer is necessarily provided near the source electrode, and the GaN layer is locally provided so as to cover the threading dislocations individually. The effect of increasing the withstand voltage is insufficient. On the other hand, in the embodiment of the present invention, since the
次に、図2乃至図5を参照して、本発明の実施例1のGaN系HEMTを説明する。図2は本発明の実施例1のGaN系HEMTの説明図であり、図2(a)は断面図であり、図2(b)は等電位線分布の説明図である。図2(a)に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 1 of the present invention will be described with reference to FIGS. 2A and 2B are explanatory diagrams of the GaN-based HEMT according to the first embodiment of the present invention, FIG. 2A is a cross-sectional view, and FIG. 2B is an explanatory diagram of equipotential line distribution. As shown in FIG. 2A, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成され、このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが10nmで幅が1μmのi型GaNキャップ層28を設ける。i型GaNキャップ層28はn型AlGaN電子供給層24よりも分極の大きさが小さいため、i型GaNキャップ層28とn型AlGaN電子供給層24の境界に負の固定電荷が発生する。このためn型AlGaN電子供給層24のポテンシャルが持ち上がり、i型GaNキャップ層28の直下の二次元電子ガス25のキャリア濃度が減少する。
A
図2(b)に示すように、i型GaNキャップ層28の直下の二次元電子ガス25のキャリア濃度が減少して空乏層が拡がりやすくなるため、ゲート電極35の近傍の等電位線36の間隔が広くなって耐圧が向上する。
As shown in FIG. 2B, the carrier concentration of the two-
次いで、図3乃至図5を参照して、本発明の実施例1のGaN系HEMTの製造工程を説明する。まず、図3(a)に示すように、SiC基板21上に、MOCVD(有機金属気相成長)法を用いて、AlN核生成層22、厚さが2μmのi型GaN電子走行層23及び厚さが10nmでAl組成比が0.2のn型AlGaN電子供給層24を順次成膜する。この時、i型GaN電子走行層23とn型AlGaN電子供給層24との間に二次元電子ガス25が形成される。
Next, with reference to FIGS. 3 to 5, a manufacturing process of the GaN-based HEMT according to the first embodiment of the present invention will be described. First, as shown in FIG. 3A, an
引き続いて、図3(b)に示すように、n型AlGaN電子供給層24上に厚さが10nmのi型GaN層26を成膜する。このi型GaN層26は、i型GaN電子走行層23とn型AlGaN電子供給層24との間の二次元電子ガス25の生成を妨げるように作用するので、二次元電子ガス25のキャリア濃度が低下する。
Subsequently, as shown in FIG. 3B, an i-
次いで、図4(c)に示すように、幅が1μmレジストパターン27を形成する。次いで、図4(d)に示すように、レジストパターン27をマスクとしてドライエッチングを行うことによって、i型GaN層26の露出部を除去して残部をi型GaNキャップ層28とする。この時、i型GaN層26の除去部の二次元電子ガス25のキャリア濃度が再び高くなる。また、ドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いる。なお、このi型GaNキャップ層28は、図1(a)に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。
Next, as shown in FIG. 4C, a resist
次いで、図5(e)に示すように、レジストパターン27をアッシングにより除去した後、ソース・ドレイン電極形成部に開口部を有するレジストパターン29を新たに形成する。次いで、厚さが10nmのTi膜及び厚さが200nmのAl膜を順次蒸着してTi/Al膜30を形成する。この時、開口部に堆積したTi/Al膜がソース電極31及びドレイン電極32となる。
Next, as shown in FIG. 5E, after the resist
次いで、図5(f)に示すように、レジストパターン29上に堆積したTi/Al膜30をレジストパターン29とともにリフトオフにより除去する。次いで、i型GaNキャップ層28から0.5μm離れた位置にゲート電極用の開口部を有するレジストパターン33を形成する。次いで、厚さが50nmのNi膜及び厚さが300nmのAu膜を順次蒸着してNi/Au膜34を形成する。この時、開口部に堆積したNi/Au膜がゲート電極35となる。なお、ゲート電極35とドレイン電極32との対向する端部の間隔は5μmとする。以降は、レジストパターン33上に堆積したNi/Au膜34をレジストパターン33とともにリフトオフにより除去することによって、図2(a)に示したGaN系HEMTの基本構成が完成する。
Next, as shown in FIG. 5F, the Ti /
本発明の実施例1においてはピエゾ電界緩和層となる電気的にフローティングなi型GaNキャップ層28をゲート電極35の近傍にゲート電極35と離間して配置しているので、寄生容量を大幅に低減することができる。その結果、高周波特性に優れ、且つ、耐圧性能の優れたGaN系HEMTを実現することができる。
In
次に、図6乃至図8を参照して、本発明の実施例2のGaN系HEMTを説明する。図6は本発明の実施例2のGaN系HEMTの説明図であり、図6(a)は断面図であり、図6(b)は等電位線分布の説明図である。図6(a)に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 2 of the present invention will be described with reference to FIGS. 6 is an explanatory diagram of a GaN-based HEMT according to Example 2 of the present invention, FIG. 6A is a sectional view, and FIG. 6B is an explanatory diagram of equipotential line distribution. As shown in FIG. 6A, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが10nmで幅が1μmのi型GaNキャップ層381と、i型GaNキャップ層381から0.5μm離れた位置に幅が1μmのi型GaNキャップ層382を設ける。
On the n-type AlGaN
図6(b)に示すように、このi型GaNキャップ層381,382はピエゾ電界緩和効果があるため、i型GaNキャップ層381,382の直下の二次元電子ガス25のキャリア濃度が減少して空乏層が拡がりやすくなる。その結果、ゲート電極35の近傍の等電位線36の間隔が広くなるため耐圧が向上する。
As shown in FIG. 6B, since the i-type GaN cap layers 38 1 and 38 2 have a piezoelectric field relaxation effect, carriers of the two-
これは、ゲート電極35の端やi型GaNキャップ層381の両端では電荷の集中や界面状態の大きな変化のため、電界が集中してしまい、耐圧が劣化してしまう場合がある。このためi型GaNキャップ層381,382を複数個設置することにより電界の集中箇所を分散させることにより電界集中により発生する電界の強度を下げることができる。
This, at both ends of the edge and the i-type
次いで、図7及び図8を参照して、本発明の実施例2のGaN系HEMTの製造工程を説明する。まず、図7(a)に示すように、上記の実施例1と同様に、SiC基板21上に、MOCVD法を用いて、AlN核生成層22、厚さが2μmのi型GaN電子走行層23及び厚さが10nmでAl組成比が0.2のn型AlGaN電子供給層24を順次成膜する。引き続いて、n型AlGaN電子供給層24上に厚さが10nmのi型GaN層26を成膜する。次いで、幅が1μmで間隔が0.5μmの2個のレジストパターン37を形成する。
Next, with reference to FIGS. 7 and 8, the manufacturing process of the GaN-based HEMT according to the second embodiment of the present invention will be described. First, as shown in FIG. 7A, as in the first embodiment, the
次いで、図7(b)に示すように、レジストパターン37をマスクとしてドライエッチングを行うことによって、i型GaN層26の露出部を除去して残部をi型GaNキャップ層381,382とする。なお、このi型GaNキャップ層381,382も、図1(a)に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。また、ドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いる。
Next, as shown in FIG. 7B, by performing dry etching using the resist
次いで、図8(c)に示すように、レジストパターン37をアッシングにより除去した後、ソース・ドレイン電極形成部に開口部を有するレジストパターン29を新たに形成する。次いで、厚さが10nmのTi膜及び厚さが200nmのAl膜を順次蒸着してTi/Al膜30を形成する。この時、開口部に堆積したTi/Al膜がソース電極31及びドレイン電極32となる。
Next, as shown in FIG. 8C, after the resist
次いで、図8(d)に示すように、レジストパターン29上に堆積したTi/Al膜30をレジストパターン29とともにリフトオフにより除去する。次いで、i型GaNキャップ層381から0.5μm離れた位置にゲート電極用の開口部を有するレジストパターン33を形成する。次いで、厚さが50nmのNi膜及び厚さが300nmのAu膜を順次蒸着してNi/Au膜34を形成する。この時、開口部に堆積したNi/Au膜がゲート電極35となる。なお、ゲート電極35とドレイン電極32との対向する端部の間隔は5μmとする。以降は、レジストパターン33上に堆積したNi/Au膜34をレジストパターン33とともにリフトオフにより除去することによって、図6(a)に示したGaN系HEMTの基本構成が完成する。
Next, as shown in FIG. 8D, the Ti /
本発明の実施例2においてはピエゾ電界緩和層となる電気的にフローティングなi型GaNキャップ層381,382を2個に分散して設けているので、実施例1の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。その結果、実施例1よりも耐圧性能の優れたGaN系HEMTを実現することができる。
Since is provided by dispersing electrically floating i-type
次に、図9を参照して、本発明の実施例3のGaN系HEMTを説明するが、i型GaNキャップ層の数が異なるだけで、基本的な製造工程は上記の実施例2と同様であるので、最終的な断面構造のみを説明する。図9は本発明の実施例3のGaN系HEMTの断面図である。図9に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 3 of the present invention will be described with reference to FIG. 9, but the basic manufacturing process is the same as that of Example 2 described above except that the number of i-type GaN cap layers is different. Therefore, only the final cross-sectional structure will be described. FIG. 9 is a sectional view of a GaN-based HEMT according to Example 3 of the present invention. As shown in FIG. 9, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に3本の厚さが10nmで幅が1μmのi型GaNキャップ層381〜383を互いの間隔が0.5μmになるように配置する。
On the n-type AlGaN
本発明の実施例3においてはピエゾ電界緩和層となる電気的にフローティングなi型GaNキャップ層381〜383を3個に分散して設けているので、実施例2の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。その結果、実施例2よりも耐圧性能の優れたGaN系HEMTを実現することができる。但し、i型GaNキャップ層の直下の二次元電子ガス25のキャリア濃度が低くなるのでオン抵抗が多少大きくなる。なお、この実施例3においてはi型GaNキャップ層を3個にしているが、ゲート電極35とドレイン電極32との間隔によっては、4個以上設けても良い。
Since in the third embodiment of the present invention is provided by dispersing electrically floating i-type
次に、図10を参照して、本発明の実施例4のGaN系HEMTを説明するが、2番目のi型GaNキャップ層の膜厚が異なるだけで、基本的な製造工程は上記の実施例2と同様であるので、最終的な断面構造のみを説明する。図10は本発明の実施例4のGaN系HEMTの断面図である。図10に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 4 of the present invention will be described with reference to FIG. 10. The basic manufacturing process is the same as that described above except that the film thickness of the second i-type GaN cap layer is different. Since this is the same as Example 2, only the final cross-sectional structure will be described. FIG. 10 is a sectional view of a GaN-based HEMT according to Example 4 of the present invention. As shown in FIG. 10, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが10nmで幅が1μmのi型GaNキャップ層381と、i型GaNキャップ層381から0.5μm離れた位置に厚さが5nmで幅が1μmのi型GaNキャップ層384を設ける。なお、このような構造を形成するためには、i型GaN層(26)を各キャップ層毎にエッチングすれば良い。
On the n-type AlGaN
本発明の実施例4においてはピエゾ電界緩和層となる電気的にフローティングなi型GaNキャップ層381,384を2個に分散して設けているので、実施例1の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。また、2番目のi型GaNキャップ層384の膜厚をより薄くしているので、i型GaNキャップ層384の直下の二次元電子ガス25のキャリア濃度はそれほど低下しないので、実施例2よりもオン抵抗の小さなGaN系HEMTを実現することができる。
Because are provided distributed electrically floating i-type
次に、図11を参照して、本発明の実施例5のGaN系HEMTを説明するが、キャップ層をInGaNに置き換えただけでその他の構造は上記の実施例2と同様であるので、最終的な断面構造のみを説明する。図11は本発明の実施例4のGaN系HEMTの断面図である。図11に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 5 of the present invention will be described with reference to FIG. 11. Since the other structure is the same as that of Example 2 just by replacing the cap layer with InGaN, the final example is as follows. Only a typical cross-sectional structure will be described. FIG. 11 is a sectional view of a GaN-based HEMT according to Example 4 of the present invention. As shown in FIG. 11, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが10nmで幅が1μmのi型InGaNキャップ層391と、i型InGaNキャップ層391から0.5μm離れた位置に幅が1μmのi型InGaNキャップ層392を設ける。n型AlGaN電子供給層24上に成長したi型InGaNキャップ層391,392には圧縮歪みが生じるため表面側にピエゾ分極が発生する。そのためi型InGaNキャップ層391,392内の分極はn型AlGaN電子供給層24内の分極の極性が異なることから、i型InGaNキャップ層391,392とn型AlGaN電子供給層24の境界に負の固定電荷が発生する。このためn型AlGaN電子供給層24のポテンシャルが持ち上がり、i型InGaNキャップ層391,392の直下の二次元電子ガス25のキャリア濃度が減少する。
On the n-type AlGaN
i型InGaNキャップ層391,392により発生する負の固定電荷はi型GaNキャップ層を形成した場合の負の固定電荷よりも多く、二次元電子ガス25のキャリア濃度の減少量がより大きくなる。そのため本発明の実施例5においては実施例1の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。
The negative fixed charges generated by the i-type InGaN cap layers 39 1 and 39 2 are larger than the negative fixed charges when the i-type GaN cap layer is formed, and the amount of decrease in the carrier concentration of the two-
次に、図12を参照して、本発明の実施例6のGaN系HEMTを説明するが、キャップ層をp型GaNに置き換えただけでその他の構造は上記の実施例2と同様であるので、最終的な断面構造のみを説明する。図12は本発明の実施例6のGaN系HEMTの断面図である。図12に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 6 of the present invention will be described with reference to FIG. 12. However, the other structure is the same as that of Example 2 above, except that the cap layer is replaced with p-type GaN. Only the final cross-sectional structure will be described. FIG. 12 is a sectional view of a GaN-based HEMT according to Example 6 of the present invention. As shown in FIG. 12, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが10nmで幅が1μmのp型GaNキャップ層401と、p型GaNキャップ層401から0.5μm離れた位置に幅が1μmのp型GaNキャップ層402を設ける。n型AlGaN電子供給層24上に成長したp型GaNキャップ層401,402によりn型AlGaN電子供給層24のポテンシャルが持ち上がり、p型GaNキャップ層39の直下の二次元電子ガス25のキャリア濃度が減少する。
On the n-type AlGaN
このように、p型GaNキャップ層401,402を用いることにより分極の発生しない無極性面上に成長したGaN系HEMTにおいても、二次元電子ガス25のキャリア濃度を減少させることができる。そのため本発明の実施例6においては無極性面上に成長したGaN系HEMTにおいても高周波特性に優れ、且つ、耐圧性能の優れたGaN系HEMTを実現することができる。
Thus, also in the GaN-based HEMT grown on nonpolar plane that does not generate polarization by using a p-type GaN cap layer 40 1, 40 2, it is possible to reduce the carrier concentration of the two-
次に、図13乃至図15を参照して、本発明の実施例7のGaN系HEMTを説明する。図13は本発明の実施例7のGaN系HEMTの断面図である。図13に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 7 of the present invention will be described with reference to FIGS. FIG. 13 is a sectional view of a GaN-based HEMT according to Example 7 of the present invention. As shown in FIG. 13, an i-type GaN
n型AlGaN電子供給層24の上にはソース電極31、ドレイン電極32及びゲート電極35が形成される。このゲート電極35のソース電極31との間及びゲート電極35とドレイン電極32との間のn型AlGaN電子供給層24の表面に厚さが2nmのi型GaN保護層41を設ける。また、ゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置にn型AlGaN電子供給層24からの厚さが10nmで幅が1μmのi型GaNキャップ層42を設ける。
On the n-type AlGaN
n型AlGaN電子供給層24はAlが含まれているために酸化しやすい。そのためn型AlGaN電子供給層24を最表面に露出してしまうとn型AlGaN電子供給層24の表面が酸化されてトラップ準位が発生し、それにより電流コラプス等の動作不安定問題が起こりやすくなる。しかし、図13に示したように、i型GaN保護層41を最表面にすることによりn型AlGaN電子供給層の酸化による動作不安定問題を防止することができ、実施例1よりも電気特性の安定したGaN系HEMTを実現することができる。
The n-type AlGaN
次いで、図14及び図15を参照して、本発明の実施例7のGaN系HEMTの製造工程を説明する。まず、図14(a)に示すように、上記の実施例1と同様に、SiC基板21上に、MOCVD法を用いて、AlN核生成層22、厚さが2μmのi型GaN電子走行層23及び厚さが10nmでAl組成比が0.2のn型AlGaN電子供給層24を順次成膜する。引き続いて、n型AlGaN電子供給層24上に厚さが10nmのi型GaN層26を成膜する。次いで、幅が1μmのレジストパターン27を形成する。
Next, with reference to FIGS. 14 and 15, a manufacturing process of the GaN-based HEMT according to Example 7 of the present invention will be described. First, as shown in FIG. 14A, as in the first embodiment, the
次いで、図14(b)に示すように、レジストパターン27をマスクとしてドライエッチングを行うことによって、i型GaN層26の露出部が2nmの厚さになるまで除去してi型GaN保護層41を形成し、残部をi型GaNキャップ層42とする。なお、このi型GaNキャップ層42も、図1(a)に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。また、ドライエッチングにおいては、エッチングガスとして、Cl2、BCl3等の塩素系のガスを用いる。
Next, as shown in FIG. 14B, by performing dry etching using the resist
次いで、図15(c)に示すように、レジストパターン27をアッシングにより除去したのち、ソース・ドレイン電極形成部及びゲート電極形成部に開口部を有するレジストパターン42を新たに形成する。次いで、レジストパターン43をマスクとして露出しているi型GaN保護層41を除去してn型AlGaN電子供給層24の表面を露出させる。
Next, as shown in FIG. 15C, after the resist
以降は、図15(d)に示すように、上記の実施例1と同じ手順でリフトオフ法を用いてソース電極31、ドレイン電極32及びゲート電極35を形成することで、本発明の実施例7のGaN系HEMTの基本構造が完成する。
Thereafter, as shown in FIG. 15 (d), the
本発明の実施例7においてはピエゾ電界緩和層となる電気的にフローティングなi型GaNキャップ層42を形成する際に、n型AlGaN電子供給層24の表面を覆うようにi型GaN保護層41を設けている。その結果、トラップ準位の発生を抑制することができるので、実施例1より安定した特性のGaN系HEMTを実現することができる。
In Example 7 of the present invention, when forming the electrically floating i-type
次に、図16を参照して、本発明の実施例8のGaN系HEMTを説明するが、表面保護層をn型GaN保護層にした以外は、上記の実施例7と基本的には同様であるので、最終的な断面構造のみを説明する。図16は本発明の実施例8のGaN系HEMTの断面図である。図16に示すように、SiC基板21上にAlN核形成層22を介してi型GaN電子走行層23及びn型AlGaN電子供給層24が成膜されて、i型GaN電子走行層23とn型AlGaN電子供給層24との界面に二次元電子ガス25が形成される。
Next, a GaN-based HEMT according to Example 8 of the present invention will be described with reference to FIG. 16. This is basically the same as Example 7 except that the surface protective layer is an n-type GaN protective layer. Therefore, only the final cross-sectional structure will be described. FIG. 16 is a sectional view of a GaN-based HEMT according to Example 8 of the present invention. As shown in FIG. 16, an i-type GaN
n型AlGaN電子供給層24の上にゲート電極35を設けるとともに、それ以外の領域に厚さが2nmのn型GaN保護層44を設け、このn型GaN保護層44を介してソース電極31及びドレイン電極32を設ける。
A
また、ゲート電極35のドレイン側にゲート電極35と0.5μm離間した位置に厚さが8nmで幅が1μmのi型GaNキャップ層45を設ける。この様な構造を形成する場合には、実施例6における10nmのi型GaN層26の成長工程において、2nmのn型GaN層と8nmのi型GaN層を順次成膜すれば良い。
An i-type
この実施例8においても、n型AlGaN電子供給層24がn型GaN保護層44で覆われているので、n型AlGaN電子供給層の酸化による動作不安定問題を防止することができ、実施例1よりも電気特性の安定したGaN系HEMTを実現することができる。
Also in the eighth embodiment, since the n-type AlGaN
ここで、実施例1乃至実施例8を含む本発明の実施の形態に関して、以下の付記を付す。
(付記1)基板と、前記基板の上方に形成されたキャリア走行層と、前記キャリア走行層の上方に形成されたキャリア供給層と、前記キャリア供給層の上方に形成されたゲート電極と、前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層と、を有することを特徴とする化合物半導体装置。
(付記2)前記キャリア走行層が窒化物半導体からなり、前記キャリア供給層がInxAlyGa1−x−yN(0≦x≦1、0≦y≪1、0≦x+y≦1)からなり、前記キャップ層が窒化物半導体からなることを特徴とする付記1に記載の化合物半導体装置。
(付記3)前記キャップ層内の分極の大きさの絶対値が前記キャリア供給層内の分極の大きさの絶対値よりも小さいことを特徴とする付記1または付記2に記載の化合物半導体装置。
(付記4)前記キャップ層内の分極の極性が前記キャリア供給層の分極の極性と異なることを特徴とする付記1または付記2に記載の化合物半導体装置。
(付記5)前記キャップ層にp型不純物がドープされていることを特徴とする付記1または付記2に記載の化合物半導体装置。
(付記6)前記キャップ層はストライプ状であり且つ前記ゲート電極と平行に配置されることを特徴とする付記1乃至付記5のいずれか1に記載の化合物半導体装置。
(付記7)前記キャップ層が、互いに平行に複数個形成されることを特徴とする付記6に記載の化合物半導体装置。
(付記8)前記キャップ層の厚さが、前記ドレイン電極に向かって順次薄くなることを特徴とする付記7に記載の化合物半導体装置。
(付記9)前記ゲート電極と前記ソース電極との間の前記キャリア供給層上の全面及び前記ゲート電極と前記ドレイン電極との間の前記キャリア供給層上の全面に保護層が設けられ、前記キャップ層が前記保護層上に設けられていることを特徴とする付記1乃至付記8のいずれか1に記載の化合物半導体装置。
(付記10)前記保護層は、含有する不純物を含めて前記キャップ層と異なった組成であることを特徴とする付記9に記載の化合物半導体装置。
(付記11)前記基板が、Si基板、サファイア基板、SiC基板或いはGaN基板のいずれかであることを特徴とする付記1乃至付記10のいずれか1に記載の化合物半導体装置。
Here, the following additional notes are attached to the embodiment of the present invention including Examples 1 to 8.
(Appendix 1) Substrate, carrier running layer formed above the substrate, carrier supply layer formed above the carrier running layer, gate electrode formed above the carrier supply layer, In the direction parallel to the substrate, the source electrode and the drain electrode formed at positions sandwiching the gate electrode, and only in a partial region above the carrier supply layer between the drain electrode and the gate electrode. A compound semiconductor device comprising: a cap layer which is formed in an electrically floating state so as to be separated from the gate electrode.
(Supplementary Note 2) The carrier travel layer is made of a nitride semiconductor, and the carrier supply layer is In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y << 1, 0 ≦ x + y ≦ 1). The compound semiconductor device according to
(Additional remark 3) The compound semiconductor device of
(Additional remark 4) The compound semiconductor device of
(Supplementary note 5) The compound semiconductor device according to
(Supplementary note 6) The compound semiconductor device according to any one of
(Supplementary note 7) The compound semiconductor device according to supplementary note 6, wherein a plurality of the cap layers are formed in parallel to each other.
(Additional remark 8) The compound semiconductor device of
(Supplementary Note 9) A protective layer is provided on the entire surface of the carrier supply layer between the gate electrode and the source electrode and on the entire surface of the carrier supply layer between the gate electrode and the drain electrode, and the cap 9. The compound semiconductor device according to any one of
(Supplementary note 10) The compound semiconductor device according to supplementary note 9, wherein the protective layer has a composition different from that of the cap layer including impurities contained therein.
(Supplementary note 11) The compound semiconductor device according to any one of
11 基板
12 キャリア走行層
13 キャリア供給層
14 二次元キャリアガス
15 ゲート電極
16 ソース電極
17 ドレイン電極
18 キャップ層
21,51 SiC基板
22,52 AlN核形成層
23,53 i型GaN電子走行層
24,54 n型AlGaN電子供給層
25,55 二次元電子ガス
26 i型GaN層
27,37 レジストパターン
28,381〜384 i型GaNキャップ層
29 レジストパターン
30 Ti/Al膜
31,57 ソース電極
32,58 ドレイン電極
33 レジストパターン
34 Ni/Au膜
35,59,62 ゲート電極
36,60 等電位線
391,392 i型InGaNキャップ層
401,402 p型GaNキャップ層
41 i型GaN保護層
42,45 i型InGaNキャップ層
43 レジストパターン
44 n型GaN保護層
56 SiN膜
61 フィールドプレート
71 半絶縁性SiC基板
72 バッファ層
73 GaNチャネル層
74 AlGaNバリア層
75 二次元電子ガス
76 GaNキャップ層
77 Si注入領域
78 ソース電極
79 ドレイン電極
80 ゲート電極
81 誘電体膜
11
Claims (8)
前記基板の上方に形成されたキャリア走行層と、
前記キャリア走行層の上方に形成されたキャリア供給層と、
前記キャリア供給層の上方に形成されたゲート電極と、
前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層と、
を有することを特徴とする化合物半導体装置。 A substrate,
A carrier running layer formed above the substrate;
A carrier supply layer formed above the carrier travel layer;
A gate electrode formed above the carrier supply layer;
A source electrode and a drain electrode formed at positions sandwiching the gate electrode in a direction parallel to the substrate;
A cap layer in an electrically floating state, formed apart from the gate electrode only in a partial region above the carrier supply layer between the drain electrode and the gate electrode;
A compound semiconductor device comprising:
前記キャリア供給層がInxAlyGa1−x−yN(0≦x≦1、0≦y≦1、0≦x+y≦1)からなり、
前記キャップ層が窒化物半導体からなることを特徴とする請求項1に記載の化合物半導体装置。 The carrier traveling layer is made of a nitride semiconductor,
The carrier supply layer is made of In x Al y Ga 1-x -y N (0 ≦ x ≦ 1,0 ≦ y ≦ 1,0 ≦ x + y ≦ 1),
The compound semiconductor device according to claim 1, wherein the cap layer is made of a nitride semiconductor.
前記キャップ層が前記保護層上に設けられていることを特徴とする請求項1乃至請求項7のいずれか1項に記載の化合物半導体装置。 A protective layer is provided on the entire surface of the carrier supply layer between the gate electrode and the source electrode and on the entire surface of the carrier supply layer between the gate electrode and the drain electrode;
The compound semiconductor device according to claim 1, wherein the cap layer is provided on the protective layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014219010A JP2016086108A (en) | 2014-10-28 | 2014-10-28 | Compound semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014219010A JP2016086108A (en) | 2014-10-28 | 2014-10-28 | Compound semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016086108A true JP2016086108A (en) | 2016-05-19 |
Family
ID=55973585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014219010A Withdrawn JP2016086108A (en) | 2014-10-28 | 2014-10-28 | Compound semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2016086108A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020167275A (en) * | 2019-03-29 | 2020-10-08 | 富士通株式会社 | Semiconductor device, manufacturing method of semiconductor device and electronic device |
JP2021027151A (en) * | 2019-08-05 | 2021-02-22 | 富士通株式会社 | Semiconductor device, manufacturing method of semiconductor device, and amplifier |
WO2023015495A1 (en) * | 2021-08-11 | 2023-02-16 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
2014
- 2014-10-28 JP JP2014219010A patent/JP2016086108A/en not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020167275A (en) * | 2019-03-29 | 2020-10-08 | 富士通株式会社 | Semiconductor device, manufacturing method of semiconductor device and electronic device |
JP7231824B2 (en) | 2019-03-29 | 2023-03-02 | 富士通株式会社 | Semiconductor device, method for manufacturing semiconductor device, and electronic device |
JP2021027151A (en) * | 2019-08-05 | 2021-02-22 | 富士通株式会社 | Semiconductor device, manufacturing method of semiconductor device, and amplifier |
WO2023015495A1 (en) * | 2021-08-11 | 2023-02-16 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device and method for manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9685549B2 (en) | Nitride semiconductor device and method for manufacturing same | |
JP4737471B2 (en) | Semiconductor device and manufacturing method thereof | |
US9171946B2 (en) | Nitride semiconductor device and method of manufacturing the same | |
US8569797B2 (en) | Field effect transistor and method of manufacturing the same | |
JP5383652B2 (en) | Field effect transistor and manufacturing method thereof | |
JP5217157B2 (en) | Field effect transistor and manufacturing method thereof | |
US8405125B2 (en) | Semiconductor device and method for producing the same | |
JP5505698B2 (en) | Semiconductor device | |
JP5697456B2 (en) | Field effect transistor and power control device | |
JP5190923B2 (en) | Nitride semiconductor transistor having GaN as channel layer and manufacturing method thereof | |
US20140252371A1 (en) | Heterojunction transistor and method of fabricating the same | |
JP2009054807A (en) | Hetero-junction field-effect semiconductor device | |
KR20140011791A (en) | High electron mobility transistor and method of manufacturing the same | |
JP5510325B2 (en) | Field effect transistor | |
JP5991000B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2016086108A (en) | Compound semiconductor device | |
JP2013229458A (en) | Heterojunction field-effect transistor and method of manufacturing the same | |
JP2013172108A (en) | Semiconductor device and manufacturing method thereof | |
US10373833B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2014229767A (en) | Heterojunction field effect transistor and method for manufacturing the same | |
JP2015119028A (en) | Semiconductor device, field effect transistor and diode | |
US11437473B2 (en) | Nitride semiconductor device and method of manufacturing the same | |
JP5169515B2 (en) | Compound semiconductor device | |
JP5682601B2 (en) | Compound semiconductor device | |
JP6047998B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170704 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20171225 |