JP2013211578A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2013211578A JP2013211578A JP2013106620A JP2013106620A JP2013211578A JP 2013211578 A JP2013211578 A JP 2013211578A JP 2013106620 A JP2013106620 A JP 2013106620A JP 2013106620 A JP2013106620 A JP 2013106620A JP 2013211578 A JP2013211578 A JP 2013211578A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- insulating film
- interlayer insulating
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】半導体装置の製造方法は、半導体基板上に第1素子層、第1層間絶縁膜、エッチングストッパ膜、強誘電体キャパシタ層BEL,FEL,TEL、保護膜AOL、第2層間絶縁膜を形成する工程と、第2層間絶縁膜の上にホールのレジストパターンを形成する工程と、第2絶縁膜からエッチングストッパ膜の上層までをエッチングしてホールを形成する第1エッチング工程と、ホール下部のエッチングストッパ膜を除去するストッパ膜除去工程と、ホール下部の第1層間絶縁膜をエッチングしてホールを素子層まで延伸する第2エッチング工程とを有する。
【選択図】図7E
Description
(1)強化誘電体キャパシタを形成後、強誘電体キャパシタを包むように酸化アルミニウム膜(ALO膜ともいう)を形成し、その後、層間絶縁膜で覆い平坦化する(図3)。
(2)レジストを塗布し、バルクコンタクトホール形成時のマスクとなるレジストパターンを形成する(図4)。
(3)レジストパターンをマスクとして、バルクコンタクトホールをエッチングで形成する(図5、図6)。
布の影響により、コンタクト抵抗が安定して形成できなくなる。ただし、支配的な要因は、酸化アルミニウム膜が存在することによる、エッチングレートの変動の影響が大きいと推定される。
以下、本発明の実施形態に係る半導体装置、および製造方法の骨子を説明する。強誘電体キャパシタを含む半導体装置のコンタクトホール形成では、下層にトランジスタを含むバルク層が形成される。そして、層間絶縁膜が形成され、その上層に強誘電体キャパシタが形成される。さらに、層間絶縁膜が形成され、その上層に配線層が形成される。すなわち、このような半導体装置では、強誘電体キャパシタ層の下層および上層に層間絶縁膜が存在する。したがって、配線層から、バルク層に至るコンタクトホールのアスペクト比が非常に高くなる。このため、コンタクトホール形成時のエッチングにおいて、コンタクトホールの下部に到達するエッチングガス、プラズマ、あるいはイオンの密度が不均一になりやすい。
本製造方法は、以下の処理、構成で、この面内ばらつきを低減するとともに、安定した形状、および特性のコンタクトホールを形成する製造方法を提案する。
(1)コンタクトホールのエッチング工程の段階的制御
本実施形態では、コンタクトホールをエッチングする際、例えば、(a)強誘電体キャパシタを保護する保護膜上層の層間絶縁膜のエッチング(b)強誘電体キャパシタを保護する保護膜の除去処理(c)保護膜より下層の層間絶縁膜のエッチングのように、それぞれの段階にて異なるエッチング条件にてエッチングを制御する。これによってそれぞれの層に適したエッチング条件を設定することによって、コンタクトホール形成時のエッチン
グレート、コンタクトホール形状、深さの面内ばらつきを低減する。
(2)エッチングストッパ膜の採用
上記(1)とともに、あるいは、上記(1)に代えて、保護膜の下層にエッチングストッパ膜を形成する。このエッチングストッパ膜にて、一旦エッチングの進行が抑制される。すなわち、酸化アルミニウム膜を個別でエッチングする際、その部位が抜けてしまうと酸化膜などはどんどんエッチングが進行してしまうので、酸化アルミニウム膜の下に酸窒化膜(SION)などを配置し、エッチング進行をとめるものとして利用する。
(3)テーパエッチングの採用
上記(1)(2)とともに、あるいは、上記(1)(2)に代えて、テーパエッチングを採用する。すなわち、コンタクトホールのうち、半導体装置の上層側(以下、コンタクトホール上部という)の断面寸法を大きくする。一方、コンタクトホールがバルク層(トランジスタ等が形成された層をいい、本発明の第1素子層に相当)に接触する位置、すなわちコンタクトホール底面部の寸法を通常寸法(設計目標値)とする。
以下、図7A−7E、図8A−8D、図11の図面を参照して、本発明の第1実施形態に係る半導体装置の製造方法を説明する。本実施形態では、コンタクトホールのエッチング工程を段階的に制御して半導体装置を製造する。
図11に、本実施形態に係る半導体装置の製造工程を示す。ここでは、まず、半導体基板に、トランジスタ層を形成する(S1)。トランジスタ層は、例えば、以下の工程で形成される。
0度の雰囲気中にて、高周波電力400ワットにてプラズマを生成する条件とする。その後、CMP(Chemical Mechanical Polishing)処理により、P−TEOS−NSG膜を200nm程度研磨し、表面を平坦にする。なお、以下、P−TEOS−NSG膜を単に、P−TEOS膜、あるいは、TEOS膜ともいう。また、P−SION膜を単にSION膜ともいう。
ム)膜を膜厚50nmで形成する。IrO2膜を形成した後、例えばRTAによるアニー
ル処理を行う。次に、IrO2膜の上に再度、例えばPVDによるIrO2膜を膜厚200nmで形成する。そして、上部電極のパターン1を形成するために、フォトレジストによるパターンを形成し、IrO2膜をエッチングする。そして、PZT膜の回復アニールの
ために、例えば縦型炉による熱処理を行う。
よる熱処理を行う。さらに、PZT膜の保護のためにウェーハ全面に、例えばPVDによる、Al2O3膜を形成する。Al2O3膜形成後、例えば縦型炉による熱処理を行う。
入電力は、エッチング装置の上部電極に対して2000ワットであり、下部電極に対して900ワットである。
である。また、高周波投入電力は、エッチング装置の上部電極に対して2000ワットであり、下部電極に対して2000ワットである。
いバイアス電位が作用し、プラズマ中のイオンが保護膜に叩き付けられることになる。その結果、保護膜がエッチングされる。保護膜のエッチング終了は、例えば、エッチング時間で制御できる。必要なエッチング時間は、保護膜の膜厚と、保護膜の膜種、エッチングガス比、チャンバー内ガス圧力、上部電極への高周波電力および下部電極への高周波電力、ウェーハを載せるステージ温度、チャンバーの側壁温度を変化させた実験値(経験値)にしたがって、設定できる。
ガス圧力が、6.6Paである。また、高周波投入電力は、エッチング装置の上部電極に対して2000ワットであり、下部電極に対して500ワットである。この条件では、第1のエッチング工程と同様に、層間絶縁膜−1がエッチングされることになる。
合、SION膜をエッチングするには適していない。したがって、第3のエッチング工程は、SION膜で停止することになる。
ングされる。この第4のエッチング工程も、第2のエッチング工程と同様に、ガス比、ガス圧および高周波電力に応じて、実験値(経験値)からエッチングレートが決定される。そして、そのエッチングレレートにしたがいエッチング時間が所定時間に設定される。
図7A−7Eを参照して、本実施形態に係る半導体装置の製造工程の実施例を示す。図
7Aに、層間絶縁膜−2までの工程が完了した半導体装置の断面図を示す。図7Aでは、LOCOSで区切られた領域にn型トランジスタが形成されている。n型トランジスタのソースおよびドレイン領域にP型の不純物砒素(As)、ボロン(B)等が注入されている。さらに、n型トランジスタを含むトランジスタ層の上層に、層間絶縁膜−1として、SION膜(シリコンの酸窒化膜)およびその上層のP−TEOS膜が形成されている。
Paである。また、高周波投入電力は、エッチング装置の上部電極に対して2000ワットであり、下部電極に対して500ワットである。図8Bに、下部電極の高周波投入電力を600ワットした場合のテーパエッチングによるホールの断面形状(SEM写真)を示す。
上記実施形態では、第3のエッチング工程でTEOS膜に対して、テーパエッチングを実施し、第4のエッチング工程でSION膜に対して、通常の異方性エッチングを実施した。しかし、第3のエッチング工程に加えて、第4のエッチング工程でも、テーパエッチングを実行してもよい。第4のエッチング工程にてテーパエッチングする条件は、例えば、図11のS10の第4のエッチング工程にて、下部電極への高周波電力を500ワットとすればよい。このように、下部電極への高周波電力を低くすることで、プラズマに加わるバイアス電位が弱く制御される。その結果、形成されるホールは、第3のエッチング工程と同様に、先細りのテーパ状となる。この場合には、TEOS膜とSION膜とを組み合わせた厚みに対してテーパ角を制御することで、ホール底面を設計寸法に合わせ込むこ
とができる。
上記実施形態では、第3のエッチング工程でテーパエッチングを実施したが、テーパエッチングを実施しない場合には、第1のエッチング工程と同様のエッチング条件を設定すればよい。この場合には、第3のエッチング工程、および第4のエッチング工程ともに、異方性エッチングがなされる。この場合には、レジストパターンのホール断面寸法は、設計値通りに形成する。したがって、ホールの上部にエッチングガスを均一に侵入させるという第1実施形態の効果は得られにくい。しかし、第1のエッチング工程から第4のエッチング工程まで4段階に分けて、それぞれエッチング条件を制御してエッチングすることで、ホールの加工形状のばらつき、加工深さのばらつきを低減できる。
上記実施例では、層間絶縁膜−1をSION膜およびP−TEOS膜の2層によって形成した。そして、第3のエッチング工程にて、TEOS膜をエッチングし、第4のエッチング工程でSION膜をエッチングした。しかし、このような工程に代えて、P−TEOS膜とSION膜を1回の工程で、同一のエッチング条件でエッチングしても構わない。
図12に、本実施形態の変形例4に係る半導体装置の製造工程を示す。この例では、図11の場合と比較して、保護膜(酸化アルミニウム膜)除去処理が相異する。すなわち、上記第1実施形態では、エッチングによってコンタクトホール中の酸化膜を除去した。しかし、エッチング装置を利用する代わりに、PVD装置にアルゴン等の不活性ガスを導入し、高周波処理によって保護膜を除去してもよい(S8A)。
図13に、本実施形態の変形例5に係る半導体装置の製造工程を示す。この例では、図11の場合と比較して、保護膜(酸化アルミニウム膜)除去処理が相異する。さらに、図12の場合と比較して、層間絶縁膜−1については、1回のエッチング工程(S9A)で、エッチングを実行する。この場合のエッチング条件は、例えば、テーパエッチングを行う場合には、エッチングガスの成分は、C4F8ガス20ml/分、CF4ガス10ml/
分、Arガス500ml/分、O2ガス11ml/分であり、ガス圧力が、6.6Paで
ある。また、高周波投入電力は、エッチング装置の上部電極に対して2000ワットであり、下部電極に対して500ワットである。
以下、図8A−8F、および図14の図面を参照して、本発明の第2実施形態に係る半導体装置の製造方法を説明する。本実施形態では、第1実施形態の場合と比較して、強誘電体キャパシタ下層に、エッチングストッパ膜を形成する。他の構成および作用は、第1実施形態の場合と同様である。そこで、第1実施形態の場合と同一の工程、同一の構成要素については、同一の符号を付してその説明を省略する。
図14に、本実施形態に係る半導体装置の製造工程を示す。ここでは、層間絶縁膜−1の形成後、エッチングストッパ膜を形成する(S2A)。エッチングストッパ膜は、例えば、SION膜である。
図9A−9Fを参照して、本実施形態に係る製造工程の実施例を示す。本実施形態では、まず、トランジスタ層形成後、SION膜を形成、その後全面をP−TEOSで被覆し、表面をCMPで平坦化する。その後、エッチストッパとなるSION膜を形成する(図9A)。
ガスを含むエッチングガスにて、確実に除去すればよい。そして、第1実施形態と同様の手順で、層間絶縁膜−1をエッチングすればよい。
図15に、本実施形態の変形例1に係る半導体装置の製造工程を示す。この例では、図14の場合と比較して、層間絶縁膜−1のエッチング工程が相異する。すなわち、図15の場合には、第1実施形態の図11と同様、層間絶縁膜−1を構成するTEOS膜とSION膜のそれぞれに対して、エッチング条件を変えて、第3のエッチング工程(S9)および第4のエッチング工程(S10)を実行する。このようにして、第1実施形態と同様、テーパエッチングを実行すればよい。
<変形例2>
図16に、本実施形態の変形例2に係る半導体装置の製造工程を示す。この例では、図14の場合と比較して、保護膜を高周波処理によって除去する点が相異する。この場合も、図14の場合と同様に、保護膜の有無に関わらず、安定して、エッチングストッパ膜で、保護膜のエッチングを停止させることができる。
<変形例3>
図17に、本実施形態の変形例3に係る半導体装置の製造工程を示す。この例では、高周波処理によって、エッチングストッパ膜を除去後、図11の場合と同様に、2つの工程に分けて、層間絶縁膜−1をエッチングする。すなわち、まず、SION膜まで、TEOS膜をエッチングし(S9A)、その後、SION膜をエッチングする(S10A)。この場合のエッチング条件は、図11の場合と同様であるので、その説明を省略する。
以下、図18の図面を参照して、本発明の第3実施形態に係る半導体装置の製造方法を説明する。本実施形態では、第1実施形態の場合と比較して、コンタクトホール形成箇所にて、予め保護膜を除去した上で、層間絶縁膜−2を形成する。他の構成および作用は、第2実施形態の場合と同様である。そこで、第2実施形態の場合と同一の工程、同一の構成要素については、同一の符号を付してその説明を省略する。
図18に、本実施形態に係る半導体装置の製造工程を示す。ここでは、一旦強誘電体キャパシタの保護膜(酸化アルミニウム膜)の形成後、保護膜の一部を除去する(S4A)。保護膜の除去は、保護膜上にレジストパターンを形成し、エッチングすることによる。この場合のレジストパターンは、コンタクトホール形成箇所にて、コンタクトホール断面形状に相当する部分を除去する。
図19に、本実施形態の変形例を示す。この例では、図18の工程で、層間絶縁膜−1と、層間絶縁膜−2のエッチング工程を2段階に分け、それぞれ異なるエッチング条件でエッチングする。すなわち、最初のエッチング工程では、層間絶縁膜−2および層間絶縁膜−1のSIO膜をエッチングし、SION膜でエッチングを停止させる(S9B)。この場合のエッチング条件は、第1実施形態での層間絶縁膜−1に対する第1のエッチング工程の条件(図11のS7の条件)、または層間絶縁膜−2に対する第3のエッチング工程の条件(図11のS9の条件)とする。
以下、図10A−10F、および図20の図面を参照して、本発明の第4実施形態に係る半導体装置の製造方法を説明する。本実施形態では、第2実施形態の場合と比較して、コンタクトホール形成箇所にて、予め保護膜を除去した上で、層間絶縁膜−2を形成する。これは、第3の実施形態の半導体装置で、エッチングストッパ膜を有する構成となる。
図20に、本実施形態に係る半導体装置の製造工程を示す。ここでは、強誘電体キャパシタの保護膜(酸化アルミニウム膜)の形成後、保護膜の一部を除去する(S4A)。保護膜の除去は、保護膜上にレジストパターンを形成し、エッチングすることによる。さらに、層間絶縁膜−2(SIO膜)を形成し(S5)、コンタクトホールのレジストパターンを形成する(S6)。
図10A−10Fを参照して、本実施形態に係る製造工程の実施例を示す。本実施形態では、まず、トランジスタ層形成後、SION膜を形成し、その後全面をP−TEOSで
被覆し、表面をCMPで平坦化する。その後、エッチストッパとなるSION膜を形成する(図10A)。
ガスを含むエッチングガスにて、確実に除去すればよい。そして、第1実施形態と同様の手順で、層間絶縁膜−1をエッチングすればよい。
上記第1実施形態から第4実施形態では、強誘電体キャパシタの保護膜として、酸化アルミニウム膜(Al2O3)を使用した。しかし、保護膜は、酸化アルミニウム膜に限定されるものではない。例えば、保護膜として、AlxOy、TiO2、TiOx、ZrOx
、MgOx、MgTiOx膜等を使用してもよい。ここで、xおよびyは、0より大きい整数である。
Claims (12)
- 半導体基板上に第1素子層を形成する工程と、
前記第1素子層の上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に強誘電体キャパシタ層を形成する工程と、
前記強誘電体キャパシタ層の上に保護膜を形成する工程と、
前記保護膜の上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜の上にホールのレジストパターンを形成する工程と、
前記第2絶縁膜からエッチングストッパ膜の上層までをエッチングしてホールを形成する第1エッチング工程と、
前記ホール下部のエッチングストッパ膜を除去するストッパ膜除去工程と、
前記ホール下部の第1層間絶縁膜をエッチングして前記ホールを前記素子層まで延伸する第2エッチング工程と、を有する半導体装置の製造方法。 - 前記第2エッチング工程は、前記ホール断面が前記第1層間絶縁膜上面近傍において第1の断面寸法で形成されるとともに、前記素子層近傍においては前記第1の断面寸法より小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜は、前記第1素子層の上に形成された第1絶縁膜と、前記第1絶縁膜とは異なる成分を含み前記第1絶縁膜上に形成された第2絶縁膜とを含み、
前記第2エッチング工程は、第2絶縁膜をエッチングする第3エッチング工程と、前記第3エッチング工程とは異なるエッチング条件にて前記第1絶縁膜をエッチングする第4エッチング工程とを含む請求項1または2に記載の半導体装置の製造方法。 - 前記第3エッチング工程は、前記ホール断面が第2絶縁膜上面近傍において第1の断面寸法で形成されるとともに、第1絶縁膜近傍においては前記第1の断面寸法より小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項3に記載の半導体装置の製造方法。
- 前記第3エッチング工程は、前記ホール断面が第2絶縁膜上面近傍において第1の断面寸法で形成されるとともに、第1絶縁膜近傍においては前記第1の断面寸法より小さい第3の断面寸法で形成されるテーパエッチング工程を含み、
前記第4エッチング工程は、前記ホール断面が前記第1絶縁膜上面近傍において前記第3の断面寸法で形成されるとともに、前記素子層近傍においては前記第3の断面寸法よりさらに小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項3に記載の半導体装置の製造方法。 - 前記ストッパ膜除去工程では、エッチングまたは高周波処理によって前記保護膜が除去される請求項1から5のいずれかに記載の半導体装置の製造方法。
- 半導体基板上に第1素子層を形成する工程と、
前記第1素子層の上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に強誘電体キャパシタ層を形成する工程と、
前記強誘電体キャパシタ層の上に保護膜を形成する工程と、
前記保護膜の一部分を除去する工程と、
前記除去された一部分を含む前記保護膜の上に第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜の上にホールのレジストパターンを形成する工程と、
前記第2絶縁膜からエッチングストッパ膜の上層までをエッチングしてホールを形成する第5エッチング工程と、
前記エッチングストッパ膜を除去するストッパ膜除去工程と、
前記第1層間絶縁膜をエッチングして前記ホールを前記素子層まで延伸する第6エッチング工程と、を有する半導体装置の製造方法。 - 前記第6エッチング工程は、前記ホール断面が前記第2層間絶縁膜上面近傍において第1の断面寸法で形成されるとともに、前記素子層近傍においては前記第1の断面寸法より小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項7に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜は、前記第1素子層の上に形成された第1絶縁膜と、前記第1絶縁膜とは異なる成分を含み前記第1絶縁膜上に形成された第2絶縁膜とを含み、
前記第6エッチング工程は、第2絶縁膜をエッチングする第7エッチング工程と、前記第7エッチング工程とは異なるエッチング条件にて前記第1絶縁膜をエッチングする第8エッチング工程とを含む請求項7または8に記載の半導体装置の製造方法。 - 前記第7エッチング工程は、前記ホール断面寸法が前記第2絶縁膜上面近傍において第1の断面寸法で形成されるとともに、前記第1絶縁膜近傍においては前記第1の断面寸法より小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項9に記載の半導体装置の製造方法。
- 前記第7エッチング工程は、前記ホール断面が前記第2絶縁膜上面近傍において第1の断面寸法で形成されるとともに、前記第2絶縁膜近傍においては前記第1の断面寸法より小さい第3の断面寸法で形成されるテーパエッチング工程を含み、
前記第8エッチング工程は、前記ホール断面が前記第1絶縁膜上面近傍において前記第3の断面寸法で形成されるとともに、前記素子層近傍においては前記第3の断面寸法よりさらに小さい第2の断面寸法で形成されるテーパエッチング工程を含む請求項9に記載の半導体装置の製造方法。 - 前記ストッパ膜除去工程では、エッチングまたは高周波処理によって前記エッチングストッパ膜が除去される請求項7から11のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013106620A JP5626405B2 (ja) | 2013-05-20 | 2013-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013106620A JP5626405B2 (ja) | 2013-05-20 | 2013-05-20 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009506139A Division JP5316406B2 (ja) | 2007-03-27 | 2007-03-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013211578A true JP2013211578A (ja) | 2013-10-10 |
JP5626405B2 JP5626405B2 (ja) | 2014-11-19 |
Family
ID=49529092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013106620A Expired - Fee Related JP5626405B2 (ja) | 2013-05-20 | 2013-05-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5626405B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113838743A (zh) * | 2020-06-08 | 2021-12-24 | 长鑫存储技术有限公司 | 辅助晶圆及其制备方法、半导体制程 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883843A (ja) * | 1994-09-12 | 1996-03-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH09172078A (ja) * | 1995-12-20 | 1997-06-30 | Fujitsu Ltd | 半導体装置の配線構造及びその形成方法 |
JPH10261628A (ja) * | 1996-10-24 | 1998-09-29 | Hyundai Electron Ind Co Ltd | 半導体素子のコンタクトホール製造方法 |
JPH1197419A (ja) * | 1997-09-17 | 1999-04-09 | Sony Corp | エッチング方法および半導体装置の製造方法 |
JPH11145121A (ja) * | 1997-11-13 | 1999-05-28 | Nec Corp | 半導体装置の製造方法 |
JPH11312682A (ja) * | 1998-01-28 | 1999-11-09 | Interuniv Micro Electronica Centrum Vzw | 含フッ素誘電体を用いた金属配線構造及びその製造方法 |
JP2006344785A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP2007019109A (ja) * | 2005-07-05 | 2007-01-25 | Fujitsu Ltd | 成膜方法及び半導体装置の製造方法 |
JP2007067241A (ja) * | 2005-08-31 | 2007-03-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2013
- 2013-05-20 JP JP2013106620A patent/JP5626405B2/ja not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883843A (ja) * | 1994-09-12 | 1996-03-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH09172078A (ja) * | 1995-12-20 | 1997-06-30 | Fujitsu Ltd | 半導体装置の配線構造及びその形成方法 |
JPH10261628A (ja) * | 1996-10-24 | 1998-09-29 | Hyundai Electron Ind Co Ltd | 半導体素子のコンタクトホール製造方法 |
JPH1197419A (ja) * | 1997-09-17 | 1999-04-09 | Sony Corp | エッチング方法および半導体装置の製造方法 |
JPH11145121A (ja) * | 1997-11-13 | 1999-05-28 | Nec Corp | 半導体装置の製造方法 |
JPH11312682A (ja) * | 1998-01-28 | 1999-11-09 | Interuniv Micro Electronica Centrum Vzw | 含フッ素誘電体を用いた金属配線構造及びその製造方法 |
JP2006344785A (ja) * | 2005-06-09 | 2006-12-21 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP2007019109A (ja) * | 2005-07-05 | 2007-01-25 | Fujitsu Ltd | 成膜方法及び半導体装置の製造方法 |
JP2007067241A (ja) * | 2005-08-31 | 2007-03-15 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113838743A (zh) * | 2020-06-08 | 2021-12-24 | 长鑫存储技术有限公司 | 辅助晶圆及其制备方法、半导体制程 |
Also Published As
Publication number | Publication date |
---|---|
JP5626405B2 (ja) | 2014-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9607853B2 (en) | Patterning method using metal mask and method of fabricating semiconductor device including the same patterning method | |
JP4690234B2 (ja) | 半導体装置及びその製造方法 | |
JP5316406B2 (ja) | 半導体装置の製造方法 | |
JP2005229001A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2003258201A (ja) | 半導体装置の製造方法 | |
US7547638B2 (en) | Method for manufacturing semiconductor device | |
JP5655585B2 (ja) | 半導体装置の製造方法 | |
US7892916B2 (en) | Semiconductor device and fabricating method thereof | |
JP4929588B2 (ja) | 半導体装置及びその製造方法 | |
JP5626405B2 (ja) | 半導体装置の製造方法 | |
US20080170352A1 (en) | Capacitor and its manufacturing method | |
JP2000196031A (ja) | キャパシタ及びその製造方法 | |
CN101116185B (zh) | 半导体装置的制造方法 | |
JP2006005152A (ja) | 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法 | |
JP4659436B2 (ja) | 半導体装置の製造方法 | |
JP2008053264A (ja) | 半導体装置及びその製造方法 | |
JP2007214353A (ja) | 強誘電体キャパシタの製造方法及び半導体記憶装置の製造方法 | |
JP2012074479A (ja) | 半導体装置の製造方法 | |
JP4678251B2 (ja) | キャパシタの製造方法 | |
JP2008198713A (ja) | 半導体装置の製造方法 | |
WO2005074032A1 (ja) | 半導体装置及びその製造方法 | |
JP2018046261A (ja) | 強誘電体メモリ装置の製造方法 | |
JP2006222283A (ja) | 半導体装置の製造方法 | |
JP2006080408A (ja) | 半導体装置の製造方法 | |
US20040171274A1 (en) | Method for formation of hardmask elements during a semiconductor device fabrication process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140617 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140902 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140915 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5626405 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |