JP2013165285A - 半導体装置 - Google Patents
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Abstract
【解決手段】一面側から、半導体チップ、リードフレーム110のアイランド112および複数の外部接続端子106が封止樹脂で封止されるとともに、他面側において、アイランド112と複数の外部接続端子106を露出して構成されたパッケージ構造に用いられるリードフレーム110の外部接続端子106は、半導体チップが搭載される半導体チップ搭載領域154の外縁の各辺の中央部に配置された第1の外部接続端子106aと、半導体チップ搭載領域154の外縁の各辺において、第1の外部接続端子106aより外側に配置された第2の外部接続端子106bとを含み、第1の外部接続端子106aは、第2の外部接続端子106bよりも面積が大きい。
【選択図】図1
Description
(a)外部接続端子に半田付けするとともにアイランドに半田付けしないで実装基板と接合した場合、
(b)外部接続端子に半田付けするとともにアイランドにも半田付けして実装基板と接合した場合、
について、温度サイクル試験を実施することにより熱応力をかけ、外部接続端子と実装基板との接合状態を検査した。温度サイクル試験には、外形が5mm×5mmで32ピンのQFN(8ピン/辺)、外形が7mm×7mmで48ピンのQFN(12ピン/辺)、および外形が8mm×8mmで56ピンのQFN(14ピン/辺)(それぞれNi/Pd/Auめっき品)を用いた。温度サイクル試験は、−40℃〜+125℃の条件で実施した。実装基板に半田付けした各QFNは、デイジーチェーン接続にして温度サイクル試験中にデイジーチェーンの両端の抵抗測定用端子間の抵抗値をモニタし、抵抗値が初期抵抗値に比べて20%上昇したサイクル数を半田接合不良と判定した。半田接合不良と判定したQFNを温度サイクル試験槽から取り出して、半田接合部の外観および半田接合部の断面を観察した。
半導体チップと、
一面に前記半導体チップが搭載されたアイランドと、
前記アイランドから間隔を隔てて前記半導体チップの外縁に沿って当該半導体チップの周囲に配置された複数の外部接続端子と、
前記一面側から、前記半導体チップ、前記アイランドおよび前記複数の外部接続端子を封止するとともに、他面側において、前記アイランドと前記複数の外部接続端子を露出して構成された封止樹脂と、
を含むパッケージ構造を含み、
前記複数の外部接続端子は、前記半導体チップの外縁の各辺の中央部に配置された第1の外部接続端子と、前記半導体チップの外縁の各辺において、前記第1の外部接続端子より外側に配置された第2の外部接続端子とを含み、前記第1の外部接続端子は、前記第2の外部接続端子よりも面積が大きい半導体装置が提供される。
一面に半導体チップが搭載されたアイランドと、前記アイランドから間隔を隔てて前記半導体チップの外縁に沿って当該半導体チップの周囲に配置された複数の外部接続端子と、前記一面側から、前記半導体チップ、前記アイランドおよび前記複数の外部接続端子を封止するとともに、他面側において、前記アイランドと前記複数の外部接続端子を露出して構成された封止樹脂と、を含むパッケージ構造を、前記アイランドの前記他面側が基板の一面に対向するようにして、前記アイランドおよび前記複数の外部接続端子をそれぞれ半田を介して基板に接合する工程を含み、
前記複数の外部接続端子は、前記半導体チップの外縁の各辺の中央部に配置された第1の外部接続端子と、前記半導体チップの外縁の各辺において、前記第1の外部接続端子より外側に配置された第2の外部接続端子とを含み、前記第1の外部接続端子は、前記第2の外部接続端子よりも面積が大きい半導体装置の製造方法が提供される。
リードフレーム110は、半導体チップが搭載されるアイランド112と、アイランド112から間隔を隔ててアイランド112の外縁の各辺に沿ってアイランド112の周囲に配置された複数の外部接続端子106と、アイランド112の角部からアイランド112の対角線方向に延びる吊りリード114と、吊りリード114と複数の外部接続端子106とを接続する外枠(不図示)とを含む。図中、破線で示した半導体チップ搭載領域154は、後に半導体チップが搭載される領域である。
まず、図1に示した構成のリードフレーム110の一面110a側のアイランド112の半導体チップ搭載領域154に半導体チップ150を搭載する。これにより、複数の外部接続端子106が、半導体チップ150の外縁の各辺に沿って半導体チップ150の周囲に配置されることになる。
図1では、第1の外部接続端子106aの幅W1と第2の外部接続端子106bの幅W2とが等しい例を示したが、ここでは、幅W1も幅W2より広い構成を示す。この場合も、第1の外部接続端子106aの長さL1は第2の外部接続端子106bの長さL2よりも長い。そのため、第1の外部接続端子106aの面積D1は、第2の外部接続端子106bの面積D2よりも大きくなる。
ここで、第1の外部接続端子106aと第2の外部接続端子106bの構成は、図1に示した構成と同様とすることができる。
ここで、第1の外部接続端子106aと第2の外部接続端子106bの構成は、図4に示した構成と同様とすることができる。また、ここでも、図5に示したのと同様に、角部に、第2の外部接続端子106bの面積D2よりも大きい面積D3の第3の外部接続端子106cを配置した構成としている。
106 外部接続端子
106a 第1の外部接続端子
106b 第2の外部接続端子
106c 第3の外部接続端子
110 リードフレーム
110a 一面
110b 他面
112 アイランド
114 吊りリード
150 半導体チップ
152 ボンディングワイヤ
154 半導体チップ搭載領域
160 封止樹脂
200 半導体装置
202 基板
202a 一面
204 端子
206 端子
210 半田
Claims (5)
- 半導体チップと、
一面に前記半導体チップが搭載されたアイランドと、
前記アイランドから間隔を隔てて前記半導体チップの外縁に沿って当該半導体チップの周囲に配置された複数の外部接続端子と、
前記一面側から、前記半導体チップ、前記アイランドおよび前記複数の外部接続端子を封止するとともに、他面側において、前記アイランドと前記複数の外部接続端子を露出して構成された封止樹脂と、
を含むパッケージ構造を含み、
前記複数の外部接続端子は、前記半導体チップの外縁の各辺の中央部に配置された第1の外部接続端子と、前記半導体チップの外縁の各辺において、前記第1の外部接続端子より外側に配置された第2の外部接続端子とを含み、前記第1の外部接続端子は、前記第2の外部接続端子よりも面積が大きい半導体装置。 - 請求項1に記載の半導体装置において、
前記パッケージ構造は、前記アイランドの前記他面側において、前記アイランドおよび前記複数の接続端子がそれぞれ半田を介して基板に接合された半導体装置。 - 請求項1または2に記載の半導体装置において、
前記パッケージ構造は、前記複数の接続端子が、前記パッケージ構造の側面から突出していないリードレスパッケージである半導体装置。 - 請求項1から3いずれかに記載の半導体装置において、
前記複数の外部接続端子は、前記半導体チップの外縁の各辺の角部に配置され、前記第2の外部接続端子よりも面積が大きい第3の外部接続端子をさらに含む半導体装置。 - 一面に半導体チップが搭載されたアイランドと、前記アイランドから間隔を隔てて前記半導体チップの外縁に沿って当該半導体チップの周囲に配置された複数の外部接続端子と、前記一面側から、前記半導体チップ、前記アイランドおよび前記複数の外部接続端子を封止するとともに、他面側において、前記アイランドと前記複数の外部接続端子を露出して構成された封止樹脂と、を含むパッケージ構造を、前記アイランドの前記他面側が基板の一面に対向するようにして、前記アイランドおよび前記複数の外部接続端子をそれぞれ半田を介して基板に接合する工程を含み、
前記複数の外部接続端子は、前記半導体チップの外縁の各辺の中央部に配置された第1の外部接続端子と、前記半導体チップの外縁の各辺において、前記第1の外部接続端子より外側に配置された第2の外部接続端子とを含み、前記第1の外部接続端子は、前記第2の外部接続端子よりも面積が大きい半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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JP2013165285A true JP2013165285A (ja) | 2013-08-22 |
JP5607782B2 JP5607782B2 (ja) | 2014-10-15 |
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Country Status (1)
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11214606A (ja) * | 1998-01-29 | 1999-08-06 | Matsushita Electron Corp | 樹脂封止型半導体装置及びリードフレーム |
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