JP2007250749A - 半導体装置、電子機器及び半導体装置の製造方法 - Google Patents
半導体装置、電子機器及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007250749A JP2007250749A JP2006070934A JP2006070934A JP2007250749A JP 2007250749 A JP2007250749 A JP 2007250749A JP 2006070934 A JP2006070934 A JP 2006070934A JP 2006070934 A JP2006070934 A JP 2006070934A JP 2007250749 A JP2007250749 A JP 2007250749A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- semiconductor element
- lead portion
- protruding electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】半導体素子の特性及び設計自由度を維持しつつ、応力耐性を向上させることができる半導体装置を提供する。
【解決手段】半導体装置1において、板状に形成され一方向に伸びるリード部2a〜2dと、リード部2a〜2dの表面上の直線であってリード部2a〜2dの長手方向に伸びる基準線Kから交互に異なる短手方向にそれぞれ移動させてリード部2a〜2dの表面に設けられた複数の突起電極3a〜3jと、リード部2a〜2dの表面に複数の突起電極3a〜3jを介して設けられた半導体素子4と、リード部2a〜2dと半導体素子4との間に設けられた封止樹脂5とを備える。
【選択図】図1
【解決手段】半導体装置1において、板状に形成され一方向に伸びるリード部2a〜2dと、リード部2a〜2dの表面上の直線であってリード部2a〜2dの長手方向に伸びる基準線Kから交互に異なる短手方向にそれぞれ移動させてリード部2a〜2dの表面に設けられた複数の突起電極3a〜3jと、リード部2a〜2dの表面に複数の突起電極3a〜3jを介して設けられた半導体素子4と、リード部2a〜2dと半導体素子4との間に設けられた封止樹脂5とを備える。
【選択図】図1
Description
本発明は、半導体素子を備える半導体装置、その半導体装置を備える電子機器及び半導体装置の製造方法に関する。
携帯電話やデジタルカメラ等の電子機器では、高機能化及び軽薄短小化への要求とともに、電子部品の高密度実装化に対する要求が厳しくなっており、半導体パッケージ等の半導体装置の形態もQFP(Quad Flat Package)やTSOP(Thin small Outline Package)等から、BGA(Ball Grid Array)やCSP(Chip Scale Package)等に代表される片面のみを封止するパッケージに移行している(例えば、特許文献1参照)。
また、半導体装置では、リード部に対してフリップチップ実装技術及び片面樹脂封止技術を適用することにより、半導体装置の小型化及び薄型化を図っている。リード部上には、半導体チップ等の半導体素子が突起電極(バンプ)を介して設けられており、半導体素子とリード部との間には、封止樹脂が設けられている。
このような半導体装置では、リード部と封止樹脂とが完全に密着している状態が理想であるが、実際には、リード部と封止樹脂とは完全に密着しておらず、リード部と封止樹脂との間には、密着部分と剥離部分とが存在している。このため、温度サイクル試験時及びパッケージ曲げ試験時に密着部分に応力が集中し、樹脂クラックが発生してしまう。さらに、樹脂クラックが発生した箇所を支点にしてパッケージが曲がり、チップクラックが発生してしまう。そこで、樹脂クラックやチップクラックの発生を防止するため、突起電極のサイズ(バンプサイズ)を大きくすることによって、応力耐性を向上させることができる。
特開2002−164473号公報
しかしながら、突起電極のサイズを大きくすると、応力耐性は向上するが、半導体素子の電極パッドも突起電極のサイズに合わせて大きくする必要が生じ、半導体素子の特性劣化及び設計自由度の低下を招いてしまう。したがって、半導体素子の特性及び設計自由度を維持しつつ、温度サイクル試験時又はパッケージ曲げ試験時に発生する応力に対する応力耐性を向上させることは困難である。
本発明は、上記に鑑みてなされたものであり、その目的は、半導体素子の特性及び設計自由度を維持しつつ、応力耐性を向上させることができる半導体装置、その半導体装置を備える電子機器及び半導体装置の製造方法を提供することである。
本発明の実施の形態に係る第1の特徴は、半導体装置において、板状に形成され一方向に伸びるリード部と、リード部の表面上の直線であってリード部の長手方向に伸びる基準線から交互に異なる短手方向にそれぞれ移動させてリード部の表面に設けられた複数の突起電極と、リード部の表面に複数の突起電極を介して設けられた半導体素子と、リード部と半導体素子との間に設けられた封止樹脂とを備えることである。
本発明の実施の形態に係る第2の特徴は、電子機器において、実装用基板と、実装用基板上に設けられた前述の第1の特徴に係る半導体装置とを備えることである。
本発明の実施の形態に係る第3の特徴は、半導体装置の製造方法において、板状に形成され一方向に伸びるリード部の表面に、リード部の表面上の直線であってリード部の長手方向に伸びる基準線から交互に異なる短手方向にそれぞれ移動させて複数の突起電極を設けるステップと、リード部の表面に複数の突起電極を介して半導体素子を設けるステップと、リード部と半導体素子との間に封止樹脂を設けるステップとを有することである。
本発明によれば、半導体素子の特性及び設計自由度を維持しつつ、応力耐性を向上させることができる。
(第1の実施の形態)
本発明の第1の実施の形態について図1ないし図5を参照して説明する。
本発明の第1の実施の形態について図1ないし図5を参照して説明する。
図1及び図2に示すように、本発明の第1の実施の形態に係る半導体装置1は、板状に形成され一方向にそれぞれ伸びる複数のリード部2a〜2dと、それらのリード部2a〜2dの表面上の直線であって各リード部2a〜2dの長手方向に伸びる基準線Kから交互に異なる短手方向にそれぞれ移動させて各リード部2a〜2dの表面に設けられた複数の突起電極3a〜3jと、各リード部2a〜2dの表面に各突起電極3a〜3jを介して設けられた半導体素子4と、その半導体素子4を覆い各リード部2a〜2dと半導体素子4との間に設けられた封止樹脂5とを備えている。
各リード部2a〜2dは、例えば長方形状にそれぞれ形成されている。これらのリード部2a〜2dの短手方向の長さ(幅)は同じであり、リード部2aとリード部2bとの長手方向の長さは同じであり、リード部2cとリード部2dとの長手方向の長さも同じである。なお、リード部2c、2dの長手方向の長さはリード部2a、2bの長手方向の長さより長い。リード部2aとリード部2bとは平行な2つの直線上に互いに対向させて設けられており、リード部2cとリード部2dともその2つの直線上に互いに対向させて設けられている。このようなリード部2a〜2dは、半導体装置1が実装用の基板等に実装される場合、基板上の配線パターン等に接続される接続端子である。なお、各リード部2a〜2dは、例えばCuやNi−Fe合金等の材料により形成されている。
各突起電極3a〜3jは、半導体素子4と各リード部2a〜2dとを電気的に接続するバンプである。これらの突起電極3a〜3jは、基準線Kから交互に異なる短手方向にそれぞれ所定のバンプ移動量h1、h2だけ移動させて配置されている。これにより、各突起電極3a〜3jが各リード部2a〜2dの表面に千鳥状(ジクザグ状)にそれぞれ設けられ、それらの中心は長手方向に伸びる同一直線上に存在しなくなる。また、各リード部2a〜2dでは、各突起電極3a〜3jは、それらの中心が短手方向に伸びる同一直線上に位置しないように設けられている。なお、各突起電極3a〜3jは、例えば金やはんだ、導電性金属ペースト等の導電材料により形成されている。
ここで、各突起電極3a〜3dは、基準線Kから同じバンプ移動量h1だけ移動させて配置されている。このバンプ移動量h1は例えば50μmである。各突起電極3e〜3jは、基準線Kから同じバンプ移動量h2だけ移動させて配置されている。このバンプ移動量h2は例えば25μmである。なお、基準線Kは、例えば、各リード部2a〜2dの中心線である。
このとき、各リード部2a〜2dの厚さは例えば135μmであり、突起電極3a〜3jの幅は例えば150μmである。2つのリード部2a、2bの短手方向の長さは例えば0.7mmであり、その長手方向の長さは例えば0.9mmである。また、2つのリード部2c、2dの短手方向の長さは例えば0.7mmであり、その長手方向の長さは例えば2.6mmである。
突起電極3aは、リード部2aの内端辺(図1中の右辺:半導体装置1の内側の辺)から例えば250μmの位置に設けられており、突起電極3bは、同じ内端辺から例えば350μmの位置に設けられている。さらに、突起電極3cは、リード部2bの内端辺(図1中の右辺:半導体装置1の内側の辺)から例えば400μmの位置に設けられており、突起電極3dは、同じ内端辺から例えば300μmの位置に設けられている。
突起電極3eは、リード部2cの内端辺(図1中の左辺:半導体装置1の内側の辺)から例えば200μmの位置に設けられており、2つの突起電極3f、3gは、その200μmの位置から例えば650μmのピッチ間隔で設けられている。さらに、突起電極3hは、リード部2dの内端辺(図1中の左辺:半導体装置1の内側の辺)から例えば500μmの位置に設けられており、2つの突起電極3i、3jは、その500μmの位置から例えば650μmのピッチ間隔で設けられている。
半導体素子4は、各突起電極3a〜3jにそれぞれ対応する複数の電極パッド4aを有する半導体チップである。これらの電極パッド4aは、突起電極3a〜3jとの接続用のパッド部である。各電極パッド4aは、各リード部2a〜2d上のそれぞれの突起電極3a〜3jの設置位置に対向するように設けられている。このような半導体素子4は、各電極パッド4aとそれぞれ対応する各突起電極3a〜3jとが接続され、各リード部2a〜2dの表面上に設けられている。なお、半導体素子4は、例えばSiやGaAs等の材料により形成されている。
封止樹脂5は、各リード部2a〜2dを除き、各突起電極3a〜3jによる各リード部2a〜2dと半導体素子4との接続部及び半導体素子4を封止する封止体である。この封止樹脂5は、半導体素子4の周囲、及び各リード部2a〜2dと半導体素子4との間に設けられている。これにより、各突起電極3a〜3j及び半導体素子4は封止樹脂5により覆われており、各リード部2a〜2dは、その下面(接合面の反対側の面)以外、封止樹脂5により覆われている。このような封止樹脂5は、各突起電極3a〜3jによる各リード部2a〜2dと半導体素子4との接続部及び半導体素子4を保護する。なお、封止樹脂5は、例えばエポキシ樹脂により形成されている。
次に、このような半導体装置1の製造方法について説明する。
半導体装置1の製造工程は、まず、図3に示すように、板状に形成され一方向にそれぞれ伸びる複数のリード部2a〜2fを有するリードフレーム2を用意し、2つのリード部2e、2fを除いて各リード部2a〜2dの表面に、それらのリード部2a〜2dの表面上の直線であって各リード部2a〜2dの長手方向に伸びる基準線Kから交互に異なる短手方向にそれぞれ移動させて複数の突起電極3a〜3jを設けるステップと、図4に示すように、各リード部2a〜2dの表面に各突起電極3a〜3jを介して半導体素子4を設けるステップと、半導体素子4の周囲、及び各リード部2a〜2dと半導体素子4との間に封止樹脂5を設けるステップとにより構成されている。
リードフレーム2は、互いに平行に設けられた2つのリード部2e、2fと、そのリード部2eからそれぞれ伸びる2つのリード部2a、2bと、リード部2fからそれぞれ伸びる2つのリード部2c、2dとを備えている。リード部2aとリード部2bとは平行な2つの直線上に互いに対向させて設けられており、リード部2cとリード部2dともその2つの直線上に互いに対向させて設けられている。なお、4つのリード部2a〜2dは、後工程でリードフレーム2から切り離される。
各突起電極3a〜3jを設けるステップでは、図3に示すように、各リード部2a〜2dの表面に、基準線Kから交互に異なる短手方向にそれぞれ所定のバンプ移動量h1、h2だけ移動させて設ける。これにより、各突起電極3a〜3jが各リード部2a〜2dの表面に千鳥状(ジクザグ状)にそれぞれ設けられ、それらの中心は長手方向に伸びる同一直線上に存在しなくなる。加えて、この各突起電極3a〜3jを設けるステップでは、各突起電極3a〜3jをそれらの中心が短手方向に伸びる同一直線上に位置しないように設ける。
具体的には、金ワイヤ11を挿通させたキャピラリ12を用いて、キャピラリ12の先端から導出した金ワイヤ11をリード部2a〜2dの表面に超音波併用熱圧着により接合し、その後、リード部2a〜2dからキャピラリ12を離反させて金ワイヤ11を引きちぎり、リード部2a〜2dの表面に金ボールバンプである突起電極3a〜3jを残すように形成する。
半導体素子4を設けるステップでは、図4に示すように、各突起電極3a〜3jがそれぞれ設けられた各リード部2a〜2dの表面上に、各突起電極3a〜3jにそれぞれ対応する各電極パッド4aを対向させて半導体素子4を設ける。
ここでは、各リード部2a〜2dと半導体素子4との接合のため、超音波併用熱圧着装置21を用いる。この超音波併用熱圧着装置21は、リードフレーム2が載置される載置台(ワークステージ)22、半導体素子4を吸着支持するボンディングツール23、そのボンディングツール23に装着された超音波ホーン24、ボンディングツール23を載置台22に対して接離方向に移動させる移動手段(図示せず)等を備えている。
載置台22は、加熱手段(図示せず)を有しており、その加熱手段によりリードフレーム2を約200℃に加熱する。また、ボンディングツール23は、真空吸着手段(図示せず)を有しており、半導体素子4を吸着して支持する。超音波ホーン24は、ボンディングツール23に超音波を印加する。
具体的には、超音波併用熱圧着装置21の載置台22上にリードフレーム2を載置し、ボンディングツール23により半導体素子4を吸着支持し、そのボンディングツールを下降させ、超音波ホーン24によりボンディングツール23に超音波を印加しつつ、各突起電極3a〜3fと各電極パッド4aとを熱圧着する。これにより、半導体素子4がリードフレーム2のリード部2a〜2dの所定位置に接合される。なお、ボンディング荷重は例えば16.0(N)であり、超音波振動は出力0.4Wで0.2秒間印加される。
封止樹脂5を設けるステップでは、リードフレーム2から各リード部2a〜2dを切り離し、その後、各リード部2a〜2dを除き、すなわち各リード部2a〜2dの下面(接合面の反対側の面)が露出するように、半導体素子4の周囲、及び各リード部2a〜2dと半導体素子4との間に封止樹脂5を設ける。これにより、各突起電極3a〜3j及び半導体素子4は封止樹脂5により覆われ、各リード部2a〜2dは、その下面(接合面の反対側の面)以外、封止樹脂5により覆われる。
具体的には、半導体素子4の周囲、及び各リード部2a〜2dと半導体素子4との間に液状の樹脂を流し込み、その樹脂を硬化させることにより、封止樹脂5を形成して設ける。これにより、各突起電極3a〜3jによる各リード部2a〜2dと半導体素子4との接続部及び半導体素子4が保護される。なお、封止樹脂5の材料としては、例えばエポキシ樹脂を用いる。
ここで、このような製造方法により、基準線Kからの各突起電極3e〜3jのバンプ移動量h2(0μm、+25μm、+50μm、±75μm)を変えて半導体装置1を製造し、温度サイクル試験を行う。このとき、温度サイクル試験の昇温時(−25℃→125℃)に受ける熱応力により発生する2つのリード部2c、2dの短手方向のリード反り量(図1中のX1、X2及びX3の各ポイントでのリード反り量)を応力解析により求める。この応力解析により、図5に示すような解析結果が得られた。なお、突起電極3e、3g、3h、3jの移動方向は、半導体装置1の内側に向かう方向を正としており、突起電極3f、3iの移動方向は、半導体装置1の外側に向かう方向を正としている(図1参照)。
また、リード部2a、2bのサイズは、長さ0.9mm、幅0.7mm、厚さ135μmであり、リード部2c、2dのサイズは、長さ2.6mm、幅0.7mm、厚さ135μmである。また、突起電極3a〜3jのサイズは、直径150μmであり、半導体素子4のサイズは、長さ3.0mm、幅1.6mm、厚さ250μmである。加えて、リード部2c上の3つの突起電極3e〜3gは、リード部2cの内端辺(図1中の左辺:半導体装置1の内側の辺)から200μmの位置に1つ設けられており、さらに、その位置から650μmのピッチ間隔で2つ設けられている。同様に、リード部2d上の3つの突起電極3h〜3jは、リード部2dの内端辺(図1中の左辺:半導体装置1の内側の辺)から500μmの位置に1つ設けられており、さらに、その位置から650μmのピッチ間隔で2つ設けられている。
図5に示すように、バンプ移動量h2が25μmである場合には、リード反り量が最も小さくなり、バンプ移動量h2が0μmである場合のリード反り量に比べて、約40%減少している。また、バンプ移動量h2が50μmである場合には、リード反り量が、バンプ移動量h2が0μmである場合のリード反り量に比べて小さくなっている。したがって、熱応力に対する半導体装置1の応力耐性が向上していることがわかる。
以上説明したように、第1の実施の形態によれば、各リード部2a〜2dの表面に、基準線Kから交互に異なる短手方向にそれぞれ移動させて複数の突起電極3e〜3jを設けることによって、各突起電極3a〜3jが各リード部2a〜2dの表面に千鳥状に設けられ、それら中心は長手方向に伸びる同一直線上に存在しなくなる。これにより、各突起電極3e〜3jのサイズ(バンプサイズ)を大きくしなくても、温度サイクル試験時又はパッケージ曲げ試験時に発生する応力によるリード部2a〜2dの短手方向のリード反り量が低減されるので、半導体素子4の特性及び設計自由度を維持しつつ、半導体装置1の応力耐性を向上させることができる。
また、各突起電極3a〜3jの配置位置だけを調整すればよいので、特別な製造方法を使用することなく、既存の半導体製造プロセスを使用して簡易に半導体装置1を製造することができる。さらに、製造工程数が増加することなく、その結果として、半導体装置1の歩留まりの低下を防止することができる。
(第2の実施の形態)
本発明の第2の実施の形態について図6及び図7を参照して説明する。
本発明の第2の実施の形態について図6及び図7を参照して説明する。
図6に示すように、本発明の第2の実施の形態に係る電子機器31は、電池32と、その電池32に並列に接続された制御部33と、電池32に直列に接続された第1の実施の形態に係る半導体装置1とを備えている。この電子機器31は、例えば、携帯端末に搭載される電池パック等である。
電池32としては、例えばリチウム電池を用いる。また、制御部33としては、例えばコントロールICを用いる。さらに、半導体装置1としては、例えば保護回路チップを用いる。この半導体装置1は、第1のMOS型トランジスタQ1及び第2のMOS型トランジスタQ2を備えており、制御部33からの信号電圧に基づいて電池32の充放電制御を行う。
図7に示すように、制御部33及び半導体装置1は、実装用基板34上に接合材35により固定されて設けられている。実装用基板34としては、例えば、配線パターンを有する配線基板等を用いる。この配線パターンには、半導体装置1の各リード部2a〜2dが接合材35を介して接続されている。接合材35としては、例えばはんだ等を用いる。
以上説明したように、第2の実施の形態に係る電子機器31によれば、応力耐性が高い半導体装置1を設けることによって、応力による半導体装置1の故障が抑えられ、電子機器31の信頼性を向上させることが可能になるので、信頼性が高い電子機器31を提供することができる。
(他の実施の形態)
なお、本発明は、前述の実施の形態に限るものではなく、その要旨を逸脱しない範囲において種々変更可能である。
なお、本発明は、前述の実施の形態に限るものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、前述の第1の実施の形態においては、リード部2a〜2dの表面に各突起電極3a〜3jを形成して設けているが、これに限るものではなく、例えば、半導体素子4の各電極パッド4aの表面に各突起電極3a〜3jを形成して設けるようにしてもよい。
また、前述の第1の実施の形態においては、金材料により各突起電極3a〜3jを形成しているが、これに限るものではなく、例えば、各種の導電材料により各突起電極3a〜3jを形成するようにしてもよい。
1…半導体装置、2a〜2d…リード部、3a〜3j…突起電極、4…半導体素子、5…封止樹脂、31…電子機器、34…実装用基板、K…基準線
Claims (3)
- 板状に形成され一方向に伸びるリード部と、
前記リード部の表面上の直線であって前記リード部の長手方向に伸びる基準線から交互に異なる短手方向にそれぞれ移動させて前記リード部の表面に設けられた複数の突起電極と、
前記リード部の表面に前記複数の突起電極を介して設けられた半導体素子と、
前記リード部と前記半導体素子との間に設けられた封止樹脂と、
を備えることを特徴とする半導体装置。 - 実装用基板と、
前記実装用基板上に設けられた請求項1記載の半導体装置と、
を備えることを特徴とする電子機器。 - 板状に形成され一方向に伸びるリード部の表面に、前記リード部の表面上の直線であって前記リード部の長手方向に伸びる基準線から交互に異なる短手方向にそれぞれ移動させて複数の突起電極を設けるステップと、
前記リード部の表面に前記複数の突起電極を介して半導体素子を設けるステップと、
前記リード部と前記半導体素子との間に封止樹脂を設けるステップと、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006070934A JP2007250749A (ja) | 2006-03-15 | 2006-03-15 | 半導体装置、電子機器及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006070934A JP2007250749A (ja) | 2006-03-15 | 2006-03-15 | 半導体装置、電子機器及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007250749A true JP2007250749A (ja) | 2007-09-27 |
Family
ID=38594733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006070934A Pending JP2007250749A (ja) | 2006-03-15 | 2006-03-15 | 半導体装置、電子機器及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007250749A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100932A (ja) * | 2009-11-09 | 2011-05-19 | Toshiba Corp | 半導体パッケージ及びdc−dcコンバータ |
-
2006
- 2006-03-15 JP JP2006070934A patent/JP2007250749A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011100932A (ja) * | 2009-11-09 | 2011-05-19 | Toshiba Corp | 半導体パッケージ及びdc−dcコンバータ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10134659B2 (en) | Semiconductor device with overlapped lead terminals | |
JP5079493B2 (ja) | マルチ・チップ・モジュールの製造方法 | |
US7064425B2 (en) | Semiconductor device circuit board, and electronic equipment | |
JP4308608B2 (ja) | 半導体装置 | |
US6921016B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic equipment | |
JP2007123595A (ja) | 半導体装置及びその実装構造 | |
US20110147953A1 (en) | Microelectronic assembly with joined bond elements having lowered inductance | |
JP6538800B2 (ja) | チップパッケージ構造及び関連するインナーリードボンディング方法 | |
JP5553766B2 (ja) | 半導体装置とその製造方法 | |
JP2008016469A (ja) | 半導体装置 | |
TW529137B (en) | Semiconductor device | |
JP2007250749A (ja) | 半導体装置、電子機器及び半導体装置の製造方法 | |
JP2009224529A (ja) | 半導体装置およびその製造方法 | |
JP2010258302A (ja) | 超音波フリップチップ実装方法およびそれに用いられる基板 | |
JP3824545B2 (ja) | 配線基板、それを用いた半導体装置、それらの製造方法 | |
JP6028908B2 (ja) | 半導体装置 | |
JP5048627B2 (ja) | リードフレーム及び半導体装置 | |
JPH09172033A (ja) | 半導体装置およびその製造方法 | |
JP4175339B2 (ja) | 半導体装置の製造方法 | |
JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
KR101453328B1 (ko) | 반도체 패키지 및 반도체 패키지 방법 | |
JP2001007271A (ja) | 半導体装置及びその製造方法 | |
JP2000124251A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4409528B2 (ja) | 半導体装置 | |
TWM579426U (zh) | Simple circuit board and chip package structure |