JP2013122975A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】
半導体基板1上に選択的に第1のエピタキシャルSi層2が設けられ、Si層2上にSi層2に自己整合し、Si層2より幅が狭い第2のエピタキシャルSi層3が設けられ、Si層3上にSi層3に自己整合し、Si層3より幅が広い第3のエピタキシャルSi層4が設けられ、少なくともSi層2の上面、Si層4の下面及びSi層3の側面に第1のゲート絶縁膜7が設けられ、第1のゲート絶縁膜7を介してSi層3の側面に包囲型のフローティングゲート電極8が設けられ、少なくともフローティングゲート電極8の側面に第2のゲート酸化膜9を介して包囲型のコントロールゲート電極10(ワード線)が設けられ、Si層2及びSi層4には概略ソースドレイン領域(5、6)が設けられている2重包囲型ゲート電極を有する縦型のMISFETより構成したフラッシュメモリー。
【選択図】図2
Description
同図においては、p型のシリコン基板61上に選択的に形成された第1のゲート酸化膜(トンネル酸化膜)64を介してフローティングゲート電極65が設けられ、フローティングゲート電極65上には第2のゲート酸化膜66を介して、自己整合してコントロールゲート電極67が設けられており、p型のシリコン基板61にはコントロールゲート電極67に自己整合してn+型ソース領域62及びn+型ドレイン領域63が設けられている慣例的な2重自己整合のフローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタからなるメモリーセル4個分が形成され、NORゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のn+型ドレイン領域63を形成し、ビット線に接続され、隣接するソース領域は共通のn+型ソース領域62を形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なNORゲートのフラッシュメモリーと同様に、Fowler−Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子が注入されている状態では、MIS電界効果トランジスタは、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、MIS電界効果トランジスタは、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示し、これら2状態を情報の2値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、2メモリーセルに対し、それぞれ共通のドレイン領域及びソース領域を形成したNORゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接MIS電界効果トランジスタからなるメモリーセルを形成するため、セル間アイソレーションとしてシャロートレンチ(浅溝)による素子分離領域及びトレンチ直下のチャネルストッパー領域を設けている(図示はしていない)が、トレンチ側面の微小なリークを完全には抑制できないこと、あるいはトレンチ側面に這い上がるチャネルストッパー領域により、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域のトレンチ側面の影響により電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないことによるメモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと、メモリーの一括消去をするため、耐圧の高いソース領域を設ける必要上、ドレイン領域より深い拡散層のソース領域を形成するので、チャネル長の制御が難しく(深い拡散層のソース領域の横方向拡散大及びマスク工程によるコントロールゲート電極幅のばらつき)メモリーセルの閾値電圧のばらつきが大きかったことによる記憶特性の不安定性、異なる深さを持つ微細なソースドレイン領域形成の制御性の難しさ等の問題があり、チャネル幅をさらに微細化した場合、メモリーセルの閾値電圧の高精度な制御及びメモリーの同時消去を実現する耐圧を確保した浅いソース領域の形成が難しくなりつつある。
(1)セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと。
(2)シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと。
(3)トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと。
(4)チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと。
(5)メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できない(ソース領域の大きな横方向拡散)ことによる高集積化が難しかったこと。
(6)実効チャネル長の決定をマスク工程によるコントロールゲート電極幅(チャネル長)の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。
(7)拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。
等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
また下地の絶縁膜の影響のない結晶性が良好な第2のSi層にのみチャネル領域を形成できるため、安定した特性を持つ疑似SOI構造のMIS電界効果トランジスタを形成することが可能である。
また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第2のSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4側面(第2のSi層の全側面あるいは第2のSi層全体)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入(あるいは放出)ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。
また第1のSi層(ソース領域の一部を形成)に自己整合して、配線及び配線とのコンタクト領域を除くすべてのMIS電界効果トランジスタの構成要素(チャネル領域を形成する第2のSi層、ドレイン領域を形成する第3のSi層、第1のゲート酸化膜、第2のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域)を微細に形成することも可能である。
また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、上下のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域(サリサイド層)に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またSOI構造に形成することもでき、ソース領域の接合容量をも低減(ほぼゼロ)することが可能で、より高速化が可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有する縦型のMIS電界効果トランジスタからなる疑似SOI構造(あるいはSOI構造)のフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、3段階縦(垂直)方向エピタキシャル成長を利用した、2重包囲型ゲート電極付き縦型のMIS電界効果トランジスタ(Vertical Metal Insulator Semiconductor Field Effect Transistor with Double Surrounding Gate)構造と命名し、VEMDSUG(ベンドサッグ)と略称する。
(1)Si基板上に第1の絶縁膜を積層し、選択的に開孔部を形成し、開孔部を平坦に埋め込む第1段階の縦(垂直)方向エピタキシャルSi層を成長する。
(2)第1のSi層上に選択化学気相成長導電膜を成長させる。
(3)選択化学気相成長導電膜を等方性エッチングし、幅を狭める。
(4)バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。
(5)第2の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
(6)バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第1のSi層の表面を露出する開孔部を形成する。
(7)第1のSi層上に第2段階の縦(垂直)方向エピタキシャルSi層を成長させ、開孔部を平坦に埋め込む。
(8)第2のSi層上に選択化学気相成長導電膜を成長させる。
(9)バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。
(10)第3の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
(11)バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第2のSi層の表面を露出する開孔部を形成する。
(12)第2のSi層上に第3段階の縦(垂直)方向エピタキシャルSi層(横(水平)方向エピタキシャルSi層も若干含む)を成長させ、開孔部を平坦に埋め込む。
(13)第3、第2及び第1の絶縁膜を順次エッチング除去し、第1、第2及び第3のSi層を露出する。
(14)露出した第1、第2及び第3のSi層を酸化し、第1のゲート絶縁膜(トンネル酸化膜)を成長する。
(15)第1のゲート絶縁膜を介して第2のSi層の側面を包囲するフローティングゲート電極を形成する。(第3のSi層の庇部下に包囲構造のフローティングゲート電極を埋め込む。)
(16)概略第1及び第3のSi層を充満し、Si基板の表面全体にソースドレイン領域を形成する。
(17)フローティングゲート電極を含む第1及び第3のSi層の側面に第2のゲート絶縁膜を成長する。
(18)第2のゲート絶縁膜の側面を包囲するコントロールゲート電極を形成する。
等により2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタを形成する等の技術を使用して
半導体基板上に選択的に第1のエピタキシャルSi層が設けられ、第1のSi層上に第1のSi層に自己整合し、第1のSi層より幅が狭い第2のエピタキシャルSi層が設けられ、第2のSi層上に第2のSi層に自己整合し、第2のSi層より幅が広い第3のエピタキシャルSi層が設けられ、少なくとも第1のSi層の上面、第3のSi層の下面及び第2のSi層の側面に第1のゲート絶縁膜が設けられ、第1のゲート絶縁膜を介して第2のSi層の側面を包囲するフローティングゲート電極が設けられ、少なくともフローティングゲート電極の側面に第2のゲート酸化膜を介して包囲する構造のコントロールゲート電極(ワード線)が設けられ、第1のSi層及び第3のSi層には概略ソースドレイン領域が、且つSi基板全表面にはソース領域が設けられている2重包囲型ゲート電極を有する縦型のMIS電界効果トランジスタからなるフラッシュメモリーを構成している。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図14は本発明の半導体装置の第1の実施例で、図1はフラッシュメモリーの模式平面図(一点鎖線で囲んだものがメモリーセル1つ分)、図2はビット線に沿う方向の模式側断面図(p−p矢視断面図)、図3はワード線に沿う方向の模式側断面図(q−q矢視断面図)、図4〜図14は製造方法の工程断面図である。
図2及び図3においては、p型のシリコン基板1に選択的にp型の第1段階の縦(垂直)方向エピタキシャルSi層2が設けられ、Si層2上には幅が狭いp型の第2段階の縦(垂直)方向エピタキシャルSi層3が設けられ、Si層3上にはSi層2と同程度の幅のp型の第3段階の縦(垂直)方向エピタキシャルSi層4が設けられた自己整合の3段階柱状構造の半導体層(Si層2、Si層3及びSi層4からなり、チャネル領域が形成される中央部のSi層3の幅を狭く形成した半導体層)が設けられている。この3段階柱状構造の半導体層の全側面には第1のゲート酸化膜7(トンネル酸化膜、SiO2)が設けられ、幅が狭いSi層3の全側面には第1のゲート酸化膜7を介して包囲型フローティングゲート電極(polySi)が設けられ、Si層2及びSi層4の全側面の第1のゲート酸化膜7の全側面及び包囲型フローティングゲート電極(polySi)8の全側面には第2のゲート酸化膜9が設けられ、第2のゲート酸化膜9の下部側面の一部を除く全側面には包囲型コントロールゲート電極(WSi)10が設けられており、この包囲型コントロールゲート電極(WSi)10はワード線方向に直接接続され、ワード線を形成している。シリコン基板1の表面全体、Si層2全体及びSi層3の一部にはn+型ソース領域5が設けられ、これと離間し、相対してSi層4全体及びSi層3の一部にはn+型ドレイン領域6が設けられ、このn+型ドレイン領域6はバリアメタル(TiN)14を有する導電プラグ(W)15を介してバリアメタル(TaN)17を有するビット線(Cu配線)18に接続されている2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有する縦型のMIS電界効果トランジスタからなるメモリーセルが形成されている。
従来例同様、Fowler−Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら2状態を情報の二値に対応させている。この縦型(垂直方向)動作のMIS電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してNORゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なNORゲートのフラッシュメモリーと同様である。
また下地の絶縁膜の影響のない結晶性が良好な第2のSi層にのみチャネル領域を形成できるため、安定した特性を持つ疑似SOI構造のMIS電界効果トランジスタを形成することが可能である。
また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第2のSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4側面(第2のSi層の全側面あるいは第2のSi層全体)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入(あるいは放出)ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。
また第1のSi層(ソース領域の一部を形成)に自己整合して、配線及び配線とのコンタクト領域を除くすべてのMIS電界効果トランジスタの構成要素(チャネル領域を形成する第2のSi層、ドレイン領域を形成する第3のSi層、第1のゲート酸化膜、第2のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域)を微細に形成することも可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ2重包囲型ゲート電極(包囲型フローティングゲート電極及び包囲型コントロールゲート電極)を有する縦型のMIS電界効果トランジスタからなる疑似SOI構造のフラッシュメモリーのメモリーセルを得ることができる。
化学気相成長により、p型のシリコン基板1に60nm程度のシリコン窒化膜(Si3N4)20を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)20を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層2(第1段階成長の半導体層)を60nm程度成長する。(幅は130nm程度)次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、平坦化する。
次いでSi層2上に選択化学気相成長法により、85nm程度のタングステン膜21を成長する。次いでタングステン膜21を45nm程度等方性ドライエッチングし、幅を狭める。(幅は40nm程度になる)次いで化学気相成長により、5nm程度のバリアメタル(TiN)22を成長する。(絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタル(TiN)として使用する。)次いでバリアメタル(TiN)22を全面異方性ドライエッチングし、タングステン膜21の側壁にのみ残す。
次いで化学気相成長により、シリコン酸化膜(SiO2)23を40nm程度成長する。次いでバリアメタル(TiN)22を有するタングステン膜21上のシリコン酸化膜(SiO2)23を化学的機械研磨(CMP)し、平坦化する。
次いでバリアメタル(TiN)22及びタングステン膜21を異方性ドライエッチングし、開孔部を形成する。次いで露出したSi層2上にp型の縦(垂直)方向エピタキシャルSi層3(第2段階成長の半導体層)を40nm程度成長する。(幅は50nm程度)次いで化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)20の平坦面より突出したp型の縦(垂直)方向エピタキシャルSi層3を平坦化する。
次いでSi層3上に選択化学気相成長法により、80nm程度のタングステン膜24を成長する。次いで化学気相成長により、40nm程度のバリアメタル(TiN)25を成長する。(絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタル(TiN)として使用する。)次いでバリアメタル(TiN)25を全面異方性ドライエッチングし、タングステン膜24の側壁にのみ残す。次いで化学気相成長により、70nm程度のシリコン窒化膜(Si3N4)26を成長する。次いでシリコン窒化膜(Si3N4)26の平坦面より突出したシリコン窒化膜(Si3N4)26及び先端部の丸みを帯びたバリアメタル(TiN)25を有するタングステン膜24を化学的機械研磨(CMP)し、平坦化する。
次いでバリアメタル(TiN)25及びタングステン膜24を異方性ドライエッチングし、開孔部を形成する。次いで露出したSi層3上にp型の縦(垂直)方向及び横(水平)方向エピタキシャルSi層4(第3段階成長の半導体層)を成長する。(幅は130nm程度)次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)26の平坦面より突出したSi層4を平坦化する。こうして自己整合の3段階柱状構造の半導体層(チャネル領域が形成される中央部の幅を狭く形成した半導体層)を形成する。
次いでシリコン窒化膜(Si3N4)26を異方性ドライエッチングする。次いでシリコン酸化膜(SiO2)23を等方性ドライエッチングする。次いでシリコン窒化膜(Si3N4)20を異方性ドライエッチングする。
次いで露出しているSi層(2、3、4)の全周囲を酸化し、5nm程度の第1のゲート酸化膜(トンネル酸化膜、SiO2)7を成長する。次いでSi層(2、3、4)に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、第1のゲート酸化膜(SiO2)7の全周囲を含む全面に40nm程度の多結晶シリコン膜(polySi)を成長する。次いで多結晶シリコン膜(polySi)を全面異方性ドライエッチングし、庇構造となっている幅の狭いSi層3の全側面にのみ第1のゲート酸化膜(トンネル酸化膜、SiO2)7を介して残し、包囲型フローティングゲート電極(polySi)8を形成する。次いでSi層4及びp型のシリコン基板1にn+型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いで不要部の第1のゲート酸化膜(SiO2)7を異方性ドライエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、Si層4及びSi層2を充満し、p型のシリコン基板1の表面を充満し、Si層3の一部に拡散したn+型ソースドレイン領域(5、6)を形成する。
次いで化学気相成長により、40nm程度の第2のゲート酸化膜(Ta2O5)9を成長する。次いで化学気相成長により、第2のゲート酸化膜(Ta2O5)9の全周囲を含む全面に、50nm程度のタングステンシリサイド膜(WSi)10を成長する。次いで化学気相成長により、50nm程度のシリコン酸化膜(SiO2、図示せず)を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン酸化膜(SiO2、図示せず)を異方性ドライエッチングし、ワード線の配線体との接続部となる個所にのみシリコン酸化膜(SiO2、図示せず)を残す。次いでレジスト(図示せず)を除去する。次いでタングステンシリサイド膜(WSi)10を異方性ドライエッチングし、ワード線の配線体との接続部となる個所及びSi層(2、3、4)の全側面に第2のゲート酸化膜(SiO2)9を介して残し、包囲型コントロールゲート電極(WSi、ワード線)10を形成する。次いで化学的機械研磨(CMP)し、Si層4の平坦面より突出するタングステンシリサイド膜(WSi)10及び第2のゲート酸化膜(SiO2)9を除去し、平坦化する。
次いで化学気相成長により、130nm程度の燐珪酸ガラス(PSG)膜11を成長する。次いで化学的機械研磨(CMP)し、Si層4上の燐珪酸ガラス(PSG)膜11を除去し、平坦化する。
次いで化学気相成長により、200nm程度の燐珪酸ガラス(PSG)膜12を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)13を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)13、PSG膜12、PSG膜11及びワード線の配線体との接続部となる個所に残したシリコン酸化膜(SiO2、図示せず)を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステン(W)15を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)14を有する導電プラグ(W)15を形成する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の3段階縦(垂直)方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。
同図においては、包囲型コントロールゲート電極(WSi、ワード線)及び第2のゲート酸化膜(Ta2O5)9がSi層4の平坦面より低く形成されている以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できるため、より高速化が可能である。
同図においては、包囲型コントロールゲート電極及び第2のゲート酸化膜(Ta2O5)がSi層4の平坦面より低く形成されていること、メタルソースドレインとなるサリサイド層(CoSi2)が形成されていること及び包囲型コントロールゲート電極(WSi)の上面及び側面はサリサイドゲート電極(CoSi2/WSi)が形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できること、ドレイン領域及びゲート電極の抵抗を低減できること等より、より高速化が可能である。
同図においては、Si層2、Si層3及びSi層4がそれぞれSiGe層29、歪みSi層30及びSiGe層31に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、上下のSiGe層から歪みSi層(チャネル領域)の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
同図においては、Si層2がシリコン酸化膜(SiO2)32を介して設けられたp型の横(水平)方向エピタキシャルSi層34上に形成されていること、埋め込みシリコン酸化膜(SiO2)35及びシリコン窒化膜(Si3N4)33によりSi層34が素子分離されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、SOI構造に形成されているため、ソース領域の接合容量をも低減(ほぼゼロ)することが可能で、より高速化が可能である。
p型のシリコン基板1を1000℃程度で熱酸化し、200nm程度のシリコン酸化膜(SiO2)32を成長する。次いで化学気相成長により、50nm程度のシリコン窒化膜(Si3N4)33を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)33及びシリコン酸化膜(SiO2)32を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にp型の縦(垂直)方向エピタキシャルSi層36を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)33の平坦面より突出したSi層36を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜37を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)33を異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型の縦(垂直)方向エピタキシャルSi層22の側面にp型の横(水平)方向エピタキシャルSi層34を成長し、シリコン窒化膜(Si3N4)3の開孔部を埋め込む。
次いでSi層34の表面を900℃程度で酸化し、20nm程度のシリコン酸化膜(SiO2、図示せず)を成長する。次いで熱酸化したシリコン酸化膜(SiO2、図示せず)及びシリコン窒化膜(Si3N4)33をマスク層として、タングステン膜37及びSi層36を順次異方性ドライエッチングし、開孔部を形成する。(開孔部幅は100nm程度)次いで化学気相成長により、60nm程度のシリコン酸化膜(SiO2)35を成長する。次いでSi層34の平坦面上のシリコン酸化膜(SiO2)35及び熱酸化したシリコン酸化膜(SiO2)(図示せず)を化学的機械研磨(CMP)し、シリコン酸化膜(SiO2)35を開孔部に平坦に埋め込む。(この領域も素子分離領域の一部となる。)
次いで化学気相成長により、60nm程度のシリコン窒化膜(Si3N4)20を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)20を異方性ドライエッチングし、開孔部を形成する。(開孔部幅は130nm程度)次いでレジスト(図示せず)を除去する。次いで露出したp型のSi層34上にp型の縦(垂直)方向エピタキシャルSi層2(第1段階成長の半導体層)を60nm程度成長する。次いで化学的機械研磨(CMP)し、平坦化する。
次いで化学気相成長により、500nm程度の層間絶縁膜(SiOC)16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、層間絶縁膜(SiOC)16を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)13がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)19を成長し、本願発明の3段階縦(垂直)方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。
同図においては、Si層2がシリコン酸化膜(SiO2)32を介して設けられた、直下に導電膜(WSi)を有するp型の横(水平)方向エピタキシャルSi層34上に形成されていること、埋め込みシリコン酸化膜(SiO2)35及びシリコン窒化膜(Si3N4)33によりSi層34が素子分離されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、SOI構造に形成されているため、ソース領域の接合容量をも低減(ほぼゼロ)することができ、また導電膜(WSi)によりソース領域配線を低減できるため、より高速化が可能である。
上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また本発明の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタの構造は、EPROM(Electrically Programmable Read Only Memory)及びEEPROM(Electrically Erasable and Programmable Read Only Memory)にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムLSIに搭載される半導体記憶装置として使用することも可能である。
2 p型の縦(垂直)方向エピタキシャルSi層(第1段階成長の半導体層)
3 p型の縦(垂直)方向エピタキシャルSi層(第2段階成長の半導体層)
4 p型の縦(垂直)方向エピタキシャルSi層(第3段階成長の半導体層)
5 n+型ソース領域
6 n+型ドレイン領域
7 第1のゲート酸化膜(トンネル酸化膜、SiO2)
8 包囲型フローティングゲート電極(polySi)
9 第2のゲート酸化膜(SiO2)
10 包囲型コントロールゲート電極(WSi、ワード線)
11 燐珪酸ガラス(PSG)膜
12 燐珪酸ガラス(PSG)膜
13 シリコン窒化膜(Si3N4)
14 バリアメタル(TiN)
15 導電プラグ(W)
16 層間絶縁膜(SiOC)
17 バリアメタル(TaN)
18 Cu配線(Cuシード層含む)
19 バリア絶縁膜(Si3N4)
20 シリコン窒化膜(Si3N4)
21 選択化学気相成長導電膜(W)
22 バリアメタル(TiN)
23 シリコン酸化膜(SiO2)
24 選択化学気相成長導電膜(W)
25 バリアメタル(TiN)
26 シリコン窒化膜(Si3N4)
27 サリサイドゲート電極(CoSi2/WSi)
28 サリサイド層(CoSi2)
29 p型の縦(垂直)方向エピタキシャルSiGe層(第1段階成長の半導体層)
30 p型の縦(垂直)方向エピタキシャル歪みSi層(第2段階成長の半導体層)
31 p型の縦(垂直)方向エピタキシャルSiGe層(第3段階成長の半導体層)
32 シリコン酸化膜(SiO2)
33 シリコン窒化膜(Si3N4)
34 p型の横(水平)方向エピタキシャルSi層
35 埋め込みシリコン酸化膜(SiO2)
36 p型の縦(垂直)方向エピタキシャルSi層
37 選択化学気相成長導電膜(W)
38 導電膜(WSi)
Claims (5)
- 半導体基板と、前記半導体基板上あるいは前記半導体基板上に絶縁膜を介して選択的に設けられた薄膜半導体層上に選択的に設けられた第1の半導体層と、前記第1の半導体層に自己整合し、前記第1の半導体層より狭い幅を有し、前記第1の半導体層上に設けられた第2の半導体層と、前記第2の半導体層に自己整合し、前記第2の半導体層より広い幅を有し、前記第2の半導体層上に設けられた第3の半導体層と、少なくとも前記第1の半導体層の上面、前記第3の半導体層の下面及び前記第2の半導体層の側面に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介し前記第2の半導体層の側面を包囲する構造に設けられた第1のゲート電極と、前記第1の半導体層、前記第3の半導体層及び前記第1のゲート電極の側面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介し、少なくとも前記第1のゲート電極の側面を包囲する構造に設けられた第2のゲート電極と、概略前記第1の半導体層及び前記第3の半導体層を充満し、前記第1の半導体層直下の前記半導体基板表面あるいは前記第1の半導体層直下の前記薄膜半導体層に延在して設けられたソースドレイン領域とを備えてなることを特徴とする半導体装置。
- 前記第2の半導体層が歪み構造を有していることを特徴とする請求項1に記載の半導体装置。
- 前記第1のゲート絶縁膜はトンネル酸化膜であり、前記第1のゲート電極はフローティングゲート電極であり、前記第2のゲート電極はワード線に接続されたコントロールゲート電極であり、前記フローティングゲート電極にキャリアを注入あるいは放出することにより情報の2値を対応させた縦型のMIS電界効果トランジスタからなるフラッシュメモリーを構成していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、前記選択化学気相成長導電膜を等方性エッチングし、幅を狭める工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の狭い半導体層を形成したことを特徴とする半導体装置の製造方法。
- 半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の広い半導体層を形成したことを特徴とする半導体装置の製造方法。
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