JP2013121098A - 発振回路、及び電子機器 - Google Patents

Abstract

【課題】発振動作に寄与する負荷容量の容量値の変動を抑え、安定した発振周波数を実現する発振回路、及びこれを含んで構成される電子機器などを提供する。
【解決手段】発振回路１０は、発振信号を増幅する反転増幅回路としてのインバーター回路１２と、インバーター回路１２の入力とインバーター回路１２の出力との間に挿入される帰還抵抗回路１４と、インバーター回路１２の入力又は出力に接続される静電気保護回路Ｃｄ_１と、印加電圧に応じて容量値が変化する静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃｄ_２とを含む。
【選択図】図１

Description

本発明は、発振回路、及びこれを含んで構成される電子機器に関し、例えば振動子を利用した発振回路、及びこれを含んで構成される電子機器に関する。

従来、発振回路として、水晶などの圧電素子を振動子として利用するものがある。この種の発振回路は、発振を維持するための反転増幅回路や帰還抵抗回路、負荷容量などを備え、振動子が反転増幅回路などに接続される構成を有している。このような発振回路は、動作電圧が変化しても安定した周波数での発振を行うことが求められる。安定した周波数での発振を行う発振回路については、種々提案されている。

例えば特許文献１には、反転増幅回路としてのインバーター回路とコンデンサーからなる発振回路が開示されている。この発振回路には、発振ノードに接続される負荷容量としてＭＯＳ（Metal-Oxide-Semiconductor）容量が用いられる。具体的には、特許文献１には、ＭＯＳ容量としてＰＭＯＳとＮＭＯＳを組み合わせ、ＰＭＯＳ単体又はＮＭＯＳ単体で負荷容量を構成するよりも負荷容量のレイアウト面積を小さく保ち、電圧変動に対する容量値の変動幅を小さくする発振回路が開示されている。

また、例えば特許文献２には、定電圧発生回路により発生させた定電圧により発振回路を動作させることで、安定した周波数での発振を行う発振回路が開示されている。具体的には、１段の差動回路により定電圧を発生することにより、位相補償用のコンデンサーを不要として回路面積を小さくしながら、安定した周波数での発振を行う発振回路が開示されている。

特開２０１０−５６８２９号公報 国際公開第２００４／０９３３０８号

ところで、この種の発振回路は、集積回路装置内に設けられることが一般的である。この場合、振動子は、集積回路装置の外部に設けられ、集積回路装置内に設けられた接続端子を介して、発振回路を構成する反転増幅回路などに接続される。集積回路装置内では、静電気破壊を防止する目的で、接続端子に接続され例えば静電気保護ダイオードにより構成される静電気保護回路が設けられる。静電気保護回路は、ＰＮ接合を有するため、静電気保護回路の印加電圧に応じてＰＮ接合部分の空乏層が広がったり狭くなったりして、発振動作に寄与する負荷容量の容量値が変動してしまうという問題がある。このような発振動作に寄与する負荷容量の容量値の変動は、発振周波数の変動を招く。

しかしながら、特許文献１に開示された技術では、高電圧域では容量値の変化が小さく、低電圧域では容量値の変化が大きい電圧依存性を有するＭＯＳ容量を用いる点が開示されているに過ぎない。従って、特許文献１に開示された技術を単純に用いたとしても、静電気保護回路の印加電圧に応じた負荷容量の容量値の変動を抑えることができず、安定した発振周波数を実現することができないという問題がある。

また、特許文献２に開示された技術により発振回路の動作電圧を定電圧にしたとしても、静電気保護回路の印加電圧に応じた負荷容量の容量値の変動を招き、発振周波数が変動するという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、発振動作に寄与する負荷容量の容量値の変動を抑え、安定した発振周波数を実現する発振回路、及びこれを含んで構成される電子機器などを提供することができる。

（１）本発明の第１の態様は、発振回路が、発振信号を増幅する反転増幅回路と、前記反転増幅回路の入力と前記反転増幅回路の出力との間に挿入される帰還抵抗回路と、前記反転増幅回路の入力又は出力に接続される静電気保護回路と、印加電圧に応じて容量値が変化する前記静電気保護回路の電圧依存特性をキャンセルする容量値補償回路とを含む。

本態様においては、反転増幅回路と、この反転増幅回路の入力と出力との間に挿入される帰還抵抗回路とを有する発振回路において、発振ノードに静電気保護回路が接続される場合に、容量値補償回路を接続するようにした。ここで、静電気保護回路はＰＮ接合部を有し、印加電圧に応じてＰＮ接合部の空乏層が広がったり狭くなったりして容量値が変化する電圧依存特性を有している。この静電気保護回路において変動する容量は、発振回路の発振動作の負荷容量の一部となり、発振周波数の変動を招く。そこで、上記の容量値補償回路を接続して、静電気保護回路の電圧依存特性をキャンセルすることで、発振動作に寄与する負荷容量の容量値の変動を抑え、安定した発振周波数を実現する発振回路を提供することができるようになる。

（２）本発明の第２の態様に係る発振回路では、第１の態様において、前記容量値補償回路は、前記静電気保護回路と並列に接続され、印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有する。

本態様において、静電気保護回路は、その印加電圧が高くなるほど容量値が小さくなる電圧依存特性を有している。そこで、静電気保護回路と並列に、容量値補償回路の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有する容量値補償回路を設けるようにした。この結果、静電気保護回路及び容量値補償回路により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができ、安定した周波数での発振を実現する発振回路を提供することができるようになる。なお、容量値補償回路の電圧依存特性は、少なくとも所定の動作電圧範囲内において、上記のように印加電圧が高くなるほど容量値が大きくなるものであればよい。

（３）本発明の第３の態様に係る発振回路では、第１の態様又は第２の態様において、前記容量値補償回路は、ＭＯＳ（Metal-Oxide-Semiconductor）容量である。

本態様によれば、容量値補償回路としてＭＯＳ容量を採用するようにしたので、既存の製造工程により、安価で、発振動作に寄与する負荷容量の容量値の変動を抑え、安定した発振周波数を実現する発振回路を提供することができるようになる。

（４）本発明の第４の態様に係る発振回路では、第３の態様において、前記ＭＯＳ容量は、デプレッション型のＭＯＳトランジスターにより構成される。

本態様によれば、デプレッション型のＭＯＳトランジスターにより構成されるＭＯＳ容量により静電気保護回路の電圧依存特性をキャンセルするようにしたので、印加電圧の変動に対応する容量値の変動をより一層小さくすることができるようになる。

（５）本発明の第５の態様に係る発振回路では、第３の態様において、前記ＭＯＳ容量は、前記静電気保護回路の電圧依存特性をキャンセルするように、個別にドーピングしたＭＯＳトランジスターにより構成される。

本態様によれば、個別にドーピングしたＭＯＳトランジスターにより構成されるＭＯＳ容量により静電気保護回路の電圧依存特性をキャンセルするようにしたので、印加電圧の変動に対応する容量値の変動をより一層小さくすることができるようになる。

（６）本発明の第６の態様に係る発振回路は、第１の態様乃至第５の態様のいずれかにおいて、前記反転増幅回路の入力又は出力に接続される容量を含む。

本態様によれば、反転増幅回路の入力又は出力に容量を接続するようにしたので、発振回路の負荷容量の一部として用い、静電気保護回路の電圧依存特性にかかわらず所望の発振周波数で安定して発振を行う発振回路を提供することができるようになる。

（７）本発明の第７の態様に係る発振回路では、第６の態様において、前記容量は、ＰＩＰ（Poly-Insulator-Poly）容量又はＭＩＭ（Metal-Insulator-Metal）容量である。

本態様によれば、反転増幅回路の入力又は出力に容量をＰＩＰ容量又はＭＩＭ容量により構成するようにしたので、該容量の電圧依存特性をほとんど無視できるようになり、静電気保護回路の電圧依存特性を精度よくキャンセルことができれば、発振動作に寄与する負荷容量の容量値の変動を精度よく抑えることができるようになる。この結果、高精度で、安定した発振周波数を実現する発振回路を提供することができるようになる。

（８）本発明の第８の態様に係る発振回路では、第１の態様乃至第７の態様のいずれかにおいて、前記反転増幅回路は、インバーター回路である。

本態様によれば、上記の効果に加えて、簡素な構成の発振回路を提供することができるようになる。

（９）本発明の第９の態様に係る発振回路は、第１の態様乃至第８の態様のいずれかにおいて、前記反転増幅回路の動作電圧として定電圧を供給する定電圧発生回路を含む。

本態様によれば、反転増幅回路の動作電圧を定電圧で動作させるようにしたので、上記の効果に加えて、より一層安定した発振周波数を実現する発振回路を提供することができるようになる。

（１０）本発明の第１０の態様に係る発振回路では、第１の態様乃至第７の態様のいずれかにおいて、前記反転増幅回路は、ソースに所定電位が接続され、ゲートに前記発振信号が供給され、ドレインから前記発振信号に対応した出力信号が出力されるＭＯＳトランジスターとを含み、前記ＭＯＳトランジスターのドレインに、電流源が接続される。

本態様によれば、反転増幅回路を、ＭＯＳトランジスターにおいて定電流で発振信号を増幅する構成としたので、発振回路の負性抵抗を一定に制御しやすくできるようになる。これにより、上記の効果に加えて、より一層安定した周波数での発振を行う発振回路を提供することができるようになる。

（１１）本発明の第１１の態様は、電子機器が、第１の態様乃至第１０の態様のいずれか記載の発振回路と、前記反転増幅回路の入力と前記反転増幅回路の出力との間に挿入される振動子とを含む。

本態様によれば、発振動作に寄与する負荷容量の容量値の変動を抑え、安定した発振周波数を実現する発振回路から発振信号に基づいて動作する電子機器を提供することができるようになる。

本発明の第１の実施形態における発振回路の構成例を示す図。 第１の実施形態の比較例における発振回路の構成例を示す図。 図２の発振回路の負荷容量の電圧依存特性の説明図。 図２の発振回路の発振周波数の説明図。 図１の発振回路の負荷容量の電圧依存特性の説明図。 図１の発振回路の発振周波数の説明図。 本発明の第２の実施形態における発振回路の構成例を示す図。 本発明の第３の実施形態における発振回路の構成例を示す図。 本発明の第４の実施形態における発振回路の構成例を示す図。 本発明の第５の実施形態における発振回路の構成例を示す図。 第１の実施形態の発振回路が適用された携帯型情報端末の構成例のブロック図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔第１の実施形態〕
図１に、本発明の第１の実施形態における発振回路の構成例を示す。この発振回路は、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路１０は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、インバーター回路１２と、帰還抵抗回路１４と、定電圧発生回路１６と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２と、容量値補償回路Ｃ２_１，Ｃ２_２とを備えている。図１では、静電気保護回路Ｃｄ_１，Ｃｄ_２は、静電気保護ダイオードにより構成される例を表している。また、図１では、容量値補償回路Ｃ２_１，Ｃ２_２は、ＭＯＳ容量により構成される例を表している。

発振回路１０の外部には、振動子２０が設けられる。振動子２０の一端は、第１の接続端子Ｔ１に接続され、振動子２０の他端は、第２の接続端子Ｔ２に接続される。

インバーター回路１２の入力は第１の接続端子Ｔ１に接続され、インバーター回路１２の出力は第２の接続端子Ｔ２に接続される。インバーター回路１２は、反転増幅回路として発振信号を増幅する。

このようなインバーター回路１２は、ＮＭＯＳトランジスター及びＰＭＯＳトランジスターにより構成される公知のインバーター回路である。すなわち、ＰＭＯＳトランジスターのソースが電源電位に接続され、ＮＭＯＳトランジスターのソースが接地電位に接続される。ＰＭＯＳトランジスターのドレイン及びＮＭＯＳトランジスターのドレインが接続され、インバーター回路１２の出力となる。ＰＭＯＳトランジスターのゲート及びＮＭＯＳトランジスターのゲートが、インバーター回路１２の入力となる。

帰還抵抗回路１４は、インバーター回路１２の入力と出力との間に挿入される。帰還抵抗回路１４は、インバーター回路１２の出力をインバーター回路１２の入力に帰還させることで、インバーター回路にアンプとして動作可能なバイアスを与える。

定電圧発生回路１６は、安定化電圧Ｖｒｅｇを発生する。安定化電圧Ｖｒｅｇは、インバーター回路１２の電源電圧として供給され、インバーター回路１２を一定の動作電圧で動作させる。

第１の接続端子Ｔ１（インバーター回路１２の入力）には、容量Ｃ１_１及び容量値補償回路Ｃ２_１の各々の一端が接続される。また、第１の接続端子Ｔ１には、静電気保護回路Ｃｄ_１の一端（静電気保護ダイオードのカソード側）が接続される。容量Ｃ１_１、容量値補償回路Ｃ２_１、及び静電気保護回路Ｃｄ_１の他端（静電気保護ダイオードのアノード側）は、接地電位に接続される。図１では、容量値補償回路Ｃ２_１としてのＭＯＳ容量を構成するＮＭＯＳトランジスターのゲートが第１の接続端子Ｔ１に接続され、該ＮＭＯＳトランジスターのソース及びドレインが接地電位に接続される。

容量Ｃ１_１は、公知のＰＩＰ（Poly-Insulator-Poly）容量又は公知のＭＩＭ（Metal-Insulator-Metal）容量により構成され、印加電圧が変化しても容量値の変化が無視できる程度に小さい容量素子である。

静電気保護回路Ｃｄ_１は、静電気破壊を防止するための公知の構成を有し、ＰＮ接合部を有する。静電気保護回路Ｃｄ_１は、印加電圧に応じてＰＮ接合部の空乏層が広がったり狭くなったりして容量値が変化する。具体的には、静電気保護回路Ｃｄ_１は、その印加電圧が高くなるほど容量値が小さくなる電圧依存特性を有している。

容量値補償回路Ｃ２_１は、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_１は、静電気保護回路Ｃｄ_１と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_１の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_１及び容量値補償回路Ｃ２_１により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

第２の接続端子Ｔ２（インバーター回路１２の出力）には、容量Ｃ１_２及び容量値補償回路Ｃ２_２の各々の一端が接続される。また、第２の接続端子Ｔ２には、静電気保護回路Ｃｄ_２の一端（静電気保護ダイオードのカソード側）が接続される。容量Ｃ１_２、容量値補償回路Ｃ２_２、及び静電気保護回路Ｃｄ_２の他端（静電気保護ダイオードのアノード側）は、接地電位に接続される。図１では、容量値補償回路Ｃ２_２としてのＭＯＳ容量を構成するＮＭＯＳトランジスターのゲートが第２の接続端子Ｔ２に接続され、該ＮＭＯＳトランジスターのソース及びドレインが接地電位に接続される。

容量Ｃ１_２は、公知のＰＩＰ容量又は公知のＭＩＭ容量により構成され、印加電圧が変化しても容量値の変化が無視できる程度に小さい容量素子である。

静電気保護回路Ｃｄ_２は、静電気破壊を防止するための公知の構成を有し、ＰＮ接合部を有する。静電気保護回路Ｃｄ_２は、印加電圧に応じてＰＮ接合部の空乏層が広がったり狭くなったりして容量値が変化する。具体的には、静電気保護回路Ｃｄ_２は、その印加電圧が高くなるほど容量値が小さくなる電圧依存特性を有している。

容量値補償回路Ｃ２_２は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_２は、静電気保護回路Ｃｄ_２と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_２の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_２及び容量値補償回路Ｃ２_２により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

図１において、容量Ｃ１_１，Ｃ１_２の各々の容量値は異なっていてもよい。また、静電気保護回路Ｃｄ_１，Ｃｄ_２は、同様の構成を有しており、各々の電圧依存特性は同様である。従って、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃ２_１の構成は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする容量値補償回路Ｃ２_２の構成と同様とすることができる。

以上のような構成を有する発振回路１０は、インバーター回路１２によって増幅された発振信号により振動子２０を駆動する。このとき、増幅された発振信号を帰還抵抗回路１４によりインバーター回路１２の入力に帰還させながら、発振ノードに接続される負荷容量の充電と放電を行って、所望の発振周波数で発振を継続するようになっている。

ここで、第１の実施形態における発振回路１０と対比するために、第１の実施形態の比較例について説明する。

図２に、第１の実施形態の比較例における発振回路の構成例を示す。図２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。図２の発振回路もまた、図１と同様に、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路１０ａは、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、インバーター回路１２と、帰還抵抗回路１４と、定電圧発生回路１６と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２とを備えている。すなわち、発振回路１０ａは、発振回路１０の構成に対して容量値補償回路Ｃ２_１，Ｃ２_２が省略された構成を有している。

発振回路１０ａは、インバーター回路１２によって増幅された発振信号により振動子２０を駆動する。このとき、増幅された発振信号を帰還抵抗回路１４によりインバーター回路１２の入力に帰還させながら、発振ノードに接続される負荷容量の充電と放電を行って、所望の発振周波数での発振を継続する。しかしながら、発振回路１０ａでは、静電気保護回路Ｃｄ_１，Ｃｄ_２の電圧依存特性に起因して、安定した発振周波数で発振を行うことができない。

図３に、図２の発振回路１０ａの負荷容量の電圧依存特性の説明図を示す。図３は、横軸に安定化電圧Ｖｒｅｇ、縦軸に容量値とし、容量Ｃ１_１，Ｃ１_２の総容量値をＣ１、静電気保護回路Ｃｄ_１，Ｃｄ_２の総容量値をＣｄ、発振回路１０ａの負荷容量の容量値をＣｔｏｔａｌと表している。
図４に、図２の発振回路１０ａの発振周波数の説明図を示す。図４は、横軸に安定化電圧Ｖｒｅｇ、縦軸に発振周波数を表している。

容量Ｃ１_１，Ｃ１_２の総容量値Ｃ１は、電圧依存特性がほぼ無視できるため、安定化電圧Ｖｒｅｇが高くなっても、変動はほとんどない。これに対して、静電気保護回路Ｃｄ_１，Ｃｄ_２の総容量値Ｃｄは、安定化電圧Ｖｒｅｇが高くなるほど小さくなる。従って、発振回路１０ａの負荷容量の容量値Ｃｔｏｔａｌは、図３に示すように安定化電圧Ｖｒｅｇが高くなるほど大きくなる。その結果、図４に示すように、安定化電圧Ｖｒｅｇが高くなると発振周波数も高くなり、安定した発振周波数で発振を行うことができない。

これに対して、発振回路１０では、容量値補償回路Ｃ２_１，Ｃ２_２によって静電気保護回路Ｃｄ_１，Ｃｄ_２の電圧依存特性がキャンセルされるため、安定した発振周波数で発振を行うことができるようになる。

図５に、図１の発振回路１０の負荷容量の電圧依存特性の説明図を示す。図５は、横軸に安定化電圧Ｖｒｅｇ、縦軸に容量値とし、容量Ｃ１_１，Ｃ１_２の総容量値をＣ１、容量値補償回路Ｃ２_１，Ｃ２_２の総容量値をＣ２、静電気保護回路Ｃｄ_１，Ｃｄ_２の総容量値をＣｄ、発振回路１０の負荷容量の容量値をＣｔｏｔａｌと表している。
図６に、図１の発振回路１０の発振周波数の説明図を示す。図６は、横軸に安定化電圧Ｖｒｅｇ、縦軸に発振周波数を表している。

容量Ｃ１_１，Ｃ１_２の総容量値Ｃ１は、電圧依存特性がほぼ無視できるため、安定化電圧Ｖｒｅｇが高くなっても、変動はほとんどない。これに対して、静電気保護回路Ｃｄ_１，Ｃｄ_２の総容量値Ｃｄは、安定化電圧Ｖｒｅｇが高くなるほど小さくなる。一方、容量値補償回路Ｃ２_１，Ｃ２_２の総容量値Ｃ２は、静電気保護回路Ｃｄ_１，Ｃｄ_２の総容量値の変動をキャンセルするように、安定化電圧Ｖｒｅｇが高くなるほど大きくなる。従って、発振回路１０の負荷容量の容量値Ｃｔｏｔａｌは、図５に示すように安定化電圧Ｖｒｅｇが変化しても変動がほとんどなくなる。その結果、図６に示すように、安定化電圧Ｖｒｅｇが変化しても発振周波数の変動がほとんどなくなる。
図５、図６は、容量変動する静電気保護回路Ｃｄ_１，Ｃｄ_２に対する容量Ｃ１_１，Ｃ１_２による補正が不足気味に調整された例を示している。しかしながら、負荷容量の容量値Ｃｔｏｔａｌの変動を抑制することが目的であるため、容量Ｃ１_１，Ｃ１_２による補正が過剰気味であっても、負荷容量の容量値Ｃｔｏｔａｌの変動を抑制するのであれば、そのような補正でもよい。

以上説明したように、第１の実施形態における発振回路１０では、所定の動作電圧範囲内において印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有する容量値補償回路Ｃ２_１（Ｃ２_２）が静電気保護回路Ｃｄ_１（Ｃｄ_２）と並列に接続される。これにより、動作電圧が変動した場合でも、発振動作に寄与する負荷容量の容量値の変動を抑え、発振回路１０により安定した発振周波数を実現することができるようになる。

〔第２の実施形態〕
第１の実施形態では、容量値補償回路Ｃ２_１，Ｃ２_２を、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量で実現するものとして説明したが、本発明に係る実施形態は、これに限定されるものではない。

図７に、本発明の第２の実施形態における発振回路の構成例を示す。図７において、図１と同様の部分には同一符号を付し、適宜説明を省略する。この発振回路は、第１の実施形態と同様に、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路３０は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、インバーター回路１２と、帰還抵抗回路１４と、定電圧発生回路１６と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２と、容量値補償回路Ｃ２_３，Ｃ２_４とを備えている。図７では、容量値補償回路Ｃ２_３，Ｃ２_４は、ＭＯＳ容量により構成される例を表している。

発振回路３０の構成が、図１の発振回路１０の構成と異なる点は、容量値補償回路Ｃ２_１，Ｃ２_２に代えて容量値補償回路Ｃ２_３，Ｃ２_４が設けられている点である。

容量値補償回路Ｃ２_３は、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_３としてのＭＯＳ容量を構成するＰＭＯＳトランジスターのソース及びドレインが第１の接続端子Ｔ１に接続され、該ＰＭＯＳトランジスターのゲートが接地電位に接続される。

容量値補償回路Ｃ２_３は、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_３は、静電気保護回路Ｃｄ_１と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_３の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_１及び容量値補償回路Ｃ２_３により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

容量値補償回路Ｃ２_４は、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_４としてのＭＯＳ容量を構成するＰＭＯＳトランジスターのソース及びドレインが第２の接続端子Ｔ２に接続され、該ＰＭＯＳトランジスターのゲートが接地電位に接続される。

容量値補償回路Ｃ２_４は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_４は、静電気保護回路Ｃｄ_２と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_４の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_２及び容量値補償回路Ｃ２_４により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

なお、図７において、静電気保護回路Ｃｄ_１，Ｃｄ_２は、同様の構成を有しており、各々の電圧依存特性は同様である。従って、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃ２_３の構成は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする容量値補償回路Ｃ２_４の構成と同様とすることができる。

以上説明したように、第２の実施形態における発振回路３０では、第１の実施形態と同様の構成において、容量値補償回路を、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量で実現している。これにより、第２の実施形態によれば、第１の実施形態と同様に、動作電圧が変動した場合でも、発振動作に寄与する負荷容量の容量値の変動を抑え、発振回路３０により安定した発振周波数を実現することができるようになる。

〔第３の実施形態〕
第１の実施形態又は第２の実施形態では、本発明に係る反転増幅回路としてインバーター回路を採用した例を説明したが、本発明に係る実施形態は、これに限定されるものではない。

図８に、本発明に係る第３の実施形態における発振回路の構成例を示す。図８において、図１と同様の部分には同一符号を付し、適宜説明を省略する。この発振回路は、第１の実施形態と同様に、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路４０は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、反転増幅回路４２と、バイアス回路４４と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２と、容量値補償回路Ｃ２_５，Ｃ２_６とを備えている。図８では、容量値補償回路Ｃ２_５，Ｃ２_６は、ＭＯＳ容量により構成される例を表している。

発振回路４０の構成が、図１の発振回路１０の構成と異なる点は、インバーター回路１２及び定電圧発生回路１６に代えて、反転増幅回路４２及びバイアス回路４４が設けられている点である。なお、容量値補償回路Ｃ２_５，Ｃ２_６は、第１の実施形態と同様に、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量である。

反転増幅回路４２は、ＮＭＯＳトランジスターＮＴ１と、ＰＭＯＳトランジスターＰＴ１とを含む。ＮＭＯＳトランジスターＮＴ１は、ソースが接地電位（所定電位）に接続され、ゲートに第１の接続端子Ｔ１が接続され発振信号が供給される。ＮＭＯＳトランジスターＮＴ１のドレインから、発振信号に対応した出力信号が出力される。ＮＭＯＳトランジスターＮＴ１のドレインには、電流源が接続される。この電流源は、ソースに電源電位が接続され、ゲートにバイアス回路４４からのバイアス電圧が印加されるＰＭＯＳトランジスターＰＴ１により実現される。ＰＭＯＳトランジスターＰＴ１のドレインが、ＮＭＯＳトランジスターＮＴ１のドレインに接続される。

図１に示すようにインバーター回路１２の動作電圧を制御する場合には、動作電圧に対応して動作電流が変動してしまい、ＭＯＳトランジスターの相互コンダクタンスｇｍも変動する。そのため、動作電流の変動に合わせて発振回路の負性抵抗も変動し、負性抵抗の制御が複雑になる。これに対して、図８に示す構成を有する反転増幅回路４２を用いることで、ＮＭＯＳトランジスターＮＴ１において定電流で発振信号を増幅することができるため、発振回路の負性抵抗を一定に制御しやすくなる。これにより、発振回路４０は、より一層安定した周波数での発振を行うことができるようになる。

容量値補償回路Ｃ２_５は、容量値補償回路Ｃ２_１と同様に、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_５は、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_５は、静電気保護回路Ｃｄ_１と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_５の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_１及び容量値補償回路Ｃ２_５により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

容量値補償回路Ｃ２_６は、容量値補償回路Ｃ２_２と同様に、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_４は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_６は、静電気保護回路Ｃｄ_２と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_６の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_２及び容量値補償回路Ｃ２_６により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

なお、図８において、静電気保護回路Ｃｄ_１，Ｃｄ_２は、同様の構成を有しており、各々の電圧依存特性は同様である。従って、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃ２_５の構成は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする容量値補償回路Ｃ２_６の構成と同様とすることができる。

以上説明したように、第３の実施形態における発振回路４０では、第１の実施形態と同様に容量値補償回路を設けた構成において、反転増幅回路は、定電流で発振信号を増幅する。これにより、発振回路の負性抵抗を一定に制御しやすくなる上に、動作電圧が変動した場合でも、発振動作に寄与する負荷容量の容量値の変動を抑え、発振回路４０により安定した発振周波数を実現することができるようになる。

〔第４の実施形態〕
第３の実施形態では、容量値補償回路Ｃ２_５，Ｃ２_６を、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量で実現するものとして説明したが、本発明に係る実施形態は、これに限定されるものではない。

図９に、本発明の第４の実施形態における発振回路の構成例を示す。図９において、図８と同様の部分には同一符号を付し、適宜説明を省略する。この発振回路は、第３の実施形態と同様に、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路５０は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、反転増幅回路４２と、バイアス回路４４と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２と、容量値補償回路Ｃ２_７，Ｃ２_８とを備えている。図９では、容量値補償回路Ｃ２_７，Ｃ２_８は、ＭＯＳ容量により構成される例を表している。

発振回路５０の構成が、図８の発振回路４０の構成と異なる点は、容量値補償回路Ｃ２_５，Ｃ２_６に代えて容量値補償回路Ｃ２_７，Ｃ２_８が設けられている点である。

容量値補償回路Ｃ２_７は、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_７としてのＭＯＳ容量を構成するＰＭＯＳトランジスターのソース及びドレインが第１の接続端子Ｔ１に接続され、該ＰＭＯＳトランジスターのゲートが接地電位に接続される。

容量値補償回路Ｃ２_７は、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_７は、静電気保護回路Ｃｄ_１と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_７の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_１及び容量値補償回路Ｃ２_７により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

容量値補償回路Ｃ２_８は、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_８としてのＭＯＳ容量を構成するＰＭＯＳトランジスターのソース及びドレインが第２の接続端子Ｔ２に接続され、該ＰＭＯＳトランジスターのゲートが接地電位に接続される。

容量値補償回路Ｃ２_８は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_８は、静電気保護回路Ｃｄ_２と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_８の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_２及び容量値補償回路Ｃ２_８により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

なお、図９において、静電気保護回路Ｃｄ_１，Ｃｄ_２は、同様の構成を有しており、各々の電圧依存特性は同様である。従って、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃ２_７の構成は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする容量値補償回路Ｃ２_８の構成と同様とすることができる。

以上説明したように、第４の実施形態における発振回路５０では、第３の実施形態と同様の構成において、容量値補償回路を、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量で実現している。これにより、第４の実施形態によれば、第３の実施形態と同様に、動作電圧が変動した場合でも、発振動作に寄与する負荷容量の容量値の変動を抑え、発振回路５０により安定した発振周波数を実現することができるようになる。

〔第５の実施形態〕
第３の実施形態では、本発明に係る反転増幅回路として、定電流でＮＭＯＳトランジスターを動作させて発振信号を増幅する例を説明したが、本発明に係る実施形態は、これに限定されるものではない。

図１０に、本発明に係る第５の実施形態における発振回路の構成例を示す。図１０において、図８と同様の部分には同一符号を付し、適宜説明を省略する。この発振回路は、第３の実施形態と同様に、集積回路装置内に設けられ、接続端子を介して外部の振動子に接続される構成を有している。

発振回路６０は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、反転増幅回路６２と、バイアス回路６４と、容量Ｃ１_１，Ｃ１_２と、静電気保護回路Ｃｄ_１，Ｃｄ_２と、容量値補償回路Ｃ２_９，Ｃ２_１０とを備えている。図１０では、容量値補償回路Ｃ２_９，Ｃ２_１０は、ＭＯＳ容量により構成される例を表している。

発振回路６０の構成が、図８の発振回路４０の構成と異なる点は、反転増幅回路４２及びバイアス回路４４に代えて、反転増幅回路６２及びバイアス回路６４が設けられている点である。なお、容量値補償回路Ｃ２_９，Ｃ２_１０は、第３の実施形態と同様に、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量である。

反転増幅回路６２は、ＮＭＯＳトランジスターＮＴ２と、ＰＭＯＳトランジスターＰＴ２とを含む。ＰＭＯＳトランジスターＰＴ２は、ソースに電源電位（所定電位）が接続され、ゲートに第１の接続端子Ｔ１が接続され発振信号が供給される。ＰＭＯＳトランジスターＰＴ２のドレインから、発振信号に対応した出力信号が出力される。ＰＭＯＳトランジスターＰＴ２のドレインには、電流源が接続される。この電流源は、ソースに接地電位が接続され、ゲートにバイアス回路６４からのバイアス電圧が印加されるＮＭＯＳトランジスターＮＴ２により実現される。ＮＭＯＳトランジスターＮＴ２のドレインが、ＰＭＯＳトランジスターＰＴ２のドレインに接続される。

従って、第３の実施形態と同様に、図１０に示す構成を有する反転増幅回路６２を用いることで、ＰＭＯＳトランジスターＰＴ２において定電流で発振信号を増幅することができるため、発振回路の負性抵抗を一定に制御しやすくなる。これにより、発振回路６０は、より一層安定した周波数での発振を行うことができるようになる。

容量値補償回路Ｃ２_９は、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_９は、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_９は、静電気保護回路Ｃｄ_１と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_９の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_１及び容量値補償回路Ｃ２_９により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

容量値補償回路Ｃ２_１０は、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量により実現される。容量値補償回路Ｃ２_１０は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする。具体的には、容量値補償回路Ｃ２_１０は、静電気保護回路Ｃｄ_２と並列に接続され、少なくとも所定の動作電圧範囲内において容量値補償回路Ｃ２_１０の印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有している。従って、静電気保護回路Ｃｄ_２及び容量値補償回路Ｃ２_１０により、印加電圧が変化しても容量値の変動をなくしたり、或いは無視できる程度に軽減したりすることができるようになる。

なお、図１０において、静電気保護回路Ｃｄ_１，Ｃｄ_２は、同様の構成を有しており、各々の電圧依存特性は同様である。従って、静電気保護回路Ｃｄ_１の電圧依存特性をキャンセルする容量値補償回路Ｃ２_９の構成は、静電気保護回路Ｃｄ_２の電圧依存特性をキャンセルする容量値補償回路Ｃ２_１０の構成と同様とすることができる。

以上説明したように、第５の実施形態における発振回路６０では、第３の実施形態と同様の構成において、反転増幅回路は、ＰＭＯＳトランジスターにより定電流で発振信号を増幅する。これにより、発振回路の負性抵抗を一定に制御しやすくなる上に、動作電圧が変動した場合でも、発振動作に寄与する負荷容量の容量値の変動を抑え、発振回路６０により安定した発振周波数を実現することができるようになる。

なお、第５の実施形態では、容量値補償回路Ｃ２_９，Ｃ２_１０を、ＮＭＯＳトランジスターにより構成されるＭＯＳ容量としたが、ＰＭＯＳトランジスターにより構成されるＭＯＳ容量であってもよい。

〔電子機器〕
図１１に、第１の実施形態の発振回路１０が適用された電子機器として携帯型情報端末の構成例のブロック図を示す。なお、図１１において、図１と同様の部分には同一符号を付し、適宜説明を省略する。また、図１１では、第１の実施形態における発振回路１０が携帯型情報端末に適用される例を示したが、第２の実施形態〜第５の実施形態のいずれかにおける発振回路を適用してもよい。

携帯型情報端末１００は、制御部１１０と、記憶部１２０と、通信回路１３０と、操作部１４０と、表示部１５０とを備えている。制御部１１０は、中央演算処理装置を備え、記憶部１２０に記憶されたプログラムを読み込んで、携帯型情報端末１００を構成する各部の制御を行う。記憶部１２０は、制御部１１０によって実行されるプログラムやデータなどを記憶し、制御部１１０により各種ワークエリアとして機能する。

通信回路１３０は、外部機器からの受信信号を受信して復調処理を行ったり、変調処理後のデータを送信信号として外部機器に送信したりする。通信回路１３０は、発振回路１０を備え、発振回路１０には、通信回路１３０の外部に設けられた振動子２０が接続される。通信回路１３０は、発振回路１０により生成された発振信号に基づいて、例えば送信及び受信用の基準クロックを生成し、上記の送信又は受信を行う。

操作部１４０は、ユーザーからの操作情報を受け付け、該操作情報を制御部１１０に供給する。例えば制御部１１０は、操作部１４０からの操作情報に基づいて、通信回路１３０及び記憶部１２０とデータをやりとりし、必要なデータ処理を行う。表示部１５０は、制御部１１０により行われた所定の処理後のデータに対応した画像を表示する。

以上、本発明に係る発振回路、及び電子機器などを上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記のいずれかの実施形態におけるＭＯＳ容量については、電圧変化に対する容量変化を制御するためにチャネル領域に適宜ドーピングして調整することができる。このＭＯＳ容量については、静電気保護回路の電圧依存特性をキャンセルする特性を実現するように不純物の打ち込み条件などを変更することができる。即ち、ＭＯＳ容量は、静電気保護回路の電圧依存特性をキャンセルするように、個別にドーピングしたＭＯＳトランジスターにより構成されてもよい。

（２）上記のいずれかの実施形態における容量値補償回路としてのＭＯＳ容量を構成するＮＭＯＳトランジスターは、デプレッション型のＮＭＯＳトランジスターであってもよい。また、上記のいずれかの実施形態における容量値補償回路としてのＭＯＳ容量を構成するＰＭＯＳトランジスターは、デプレッション型のＰＭＯＳトランジスターであってもよい。こうすることで、印加電圧の変動に対応する容量値の変動をより一層小さくすることができるようになる。

（３）上記のいずれかの実施形態において、第１の接続端子Ｔ１及び第２の接続端子Ｔ２の各々に接続される容量値補償回路について、一方をＮＭＯＳトランジスターにより構成されるＭＯＳ容量、他方をＰＭＯＳトランジスターにより構成されるＭＯＳ容量により構成するようにしてもよい。

（４）上記のいずれかの実施形態における静電気保護回路は、オフ状態に設定されるＭＯＳトランジスター、バイポーラ素子、サイリスタなどであってもよい。

（５）上記のいずれかの実施形態における発振回路は、外部において容量Ｃ１_１，Ｃ１_２が外付けされる構成であってもよい。

（６）上記のいずれかの実施形態における発振回路は、容量Ｃ１_１，Ｃ１_２の少なくとも一方が省略された構成を有していてもよい。

（７）本発明に係る発振回路が適用される電子機器として、携帯型情報端末を例に説明したが、本発明はこれに限定されるものではない。例えば、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器などが挙げられる。

１０，１０ａ，３０，４０，５０，６０…発振回路、
１２…インバーター回路（反転増幅回路）、 １４…帰還抵抗回路、
１６…定電圧発生回路、 ２０…振動子、 ４２，６２…反転増幅回路、
４４，６４…バイアス回路、 １００…携帯型情報端末（電子機器）、
１１０…制御部、 １２０…記憶部、 １３０…通信回路、 １４０…操作部、
１５０…表示部、 Ｃ１_１，Ｃ１_２…容量、
Ｃ２_１，Ｃ２_２，Ｃ２_３，Ｃ２_４，Ｃ２_５，Ｃ２_６，Ｃ２_７，Ｃ２_８，Ｃ２_９，Ｃ２_１０…容量値補償回路、 Ｃｄ_１，Ｃｄ_２…静電気保護回路、
ＮＴ１，ＮＴ２…ＮＭＯＳトランジスター、
ＰＴ１，ＰＴ２…ＰＭＯＳトランジスター、 Ｔ１…第１の接続端子、
Ｔ２…第２の接続端子、 Ｖｒｅｇ…安定化電圧

Claims (11)

1. 発振信号を増幅する反転増幅回路と、
   前記反転増幅回路の入力と前記反転増幅回路の出力との間に挿入される帰還抵抗回路と、
   前記反転増幅回路の入力又は出力に接続される静電気保護回路と、
   印加電圧に応じて容量値が変化する前記静電気保護回路の電圧依存特性をキャンセルする容量値補償回路とを含むことを特徴とする発振回路。
2. 請求項１において、
   前記容量値補償回路は、
   前記静電気保護回路と並列に接続され、印加電圧が高くなるほど容量値が大きくなる電圧依存特性を有することを特徴とする発振回路。
3. 請求項１又は２において、
   前記容量値補償回路は、
   ＭＯＳ（Metal-Oxide-Semiconductor）容量であることを特徴とする発振回路。
4. 請求項３において、
   前記ＭＯＳ容量は、
   デプレッション型のＭＯＳトランジスターにより構成されることを特徴とする発振回路。
5. 請求項３において、
   前記ＭＯＳ容量は、
   前記静電気保護回路の電圧依存特性をキャンセルするように、個別にドーピングしたＭＯＳトランジスターにより構成されることを特徴とする発振回路。
6. 請求項１乃至５のいずれかにおいて、
   前記反転増幅回路の入力又は出力に接続される容量を含むことを特徴とする発振回路。
7. 請求項６において、
   前記容量は、
   ＰＩＰ（Poly-Insulator-Poly）容量又はＭＩＭ（Metal-Insulator-Metal）容量であることを特徴とする発振回路。
8. 請求項１乃至７のいずれかにおいて、
   前記反転増幅回路は、
   インバーター回路であることを特徴とする発振回路。
9. 請求項１乃至８のいずれかにおいて、
   前記反転増幅回路の動作電圧として定電圧を供給する定電圧発生回路を含むことを特徴とする発振回路。
10. 請求項１乃至７のいずれかにおいて、
    前記反転増幅回路は、
    ソースに所定電位が接続され、ゲートに前記発振信号が供給され、ドレインから前記発振信号に対応した出力信号が出力されるＭＯＳトランジスターとを含み、
    前記ＭＯＳトランジスターのドレインに、電流源が接続されることを特徴とする発振回路。
11. 請求項１乃至１０のいずれか記載の発振回路と、
    前記反転増幅回路の入力と前記反転増幅回路の出力との間に挿入される振動子とを含むことを特徴とする電子機器。

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