JP2013115266A - 光電変換素子および光電変換素子の製造方法 - Google Patents

Abstract

【課題】光劣化率を低減可能な光電変換素子を提供する。
【解決手段】光電変換素子１０は、ｎ型単結晶シリコン基板１と、シリコン薄膜２と、バッファ層３と、ｐ型非晶質半導体層４と、透明導電膜５と、電極６とを備える。シリコン薄膜２は、ｎ型単結晶シリコン基板１の一主面に接して配置される。バッファ層３は、シリコン薄膜２に接して配置される。ｐ型非晶質半導体層４は、バッファ層３に接して配置される。透明導電膜５は、ｐ型非晶質半導体層４に接して配置される。電極６は、ｎ型単結晶シリコン基板１のシリコン薄膜２と反対側の表面に接して配置される。シリコン薄膜２は、非晶質相が支配的な膜構造からなり、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒が非晶質相中に含まれている膜構造からなっていてもよい。バッファ層３は、ｉ型ａ−ＳｉＣからなる。
【選択図】図１

Description

この発明は、光電変換素子および光電変換素子の製造方法に関するものである。

従来、光を電気に変換する太陽電池として特許文献１に記載の光電変換装置が知られている。

この光電変換装置は、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を基板上に積層した構造からなる。

そして、ｐ型半導体層は、少なくともシリコン原子を含有する微結晶半導体からなり、ｉ型半導体層およびｎ型半導体層は、微結晶半導体からなる。

また、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含有する。

また、従来、光を電気に変換する太陽電池として特許文献２に記載の太陽電池が知られている。

この太陽電池は、ｎ型単結晶シリコンと、真性非晶質シリコンと、ｐ型非晶質シリコンと、透明導電膜と、裏面電極とを備える。

真性非晶質シリコンは、ｎ型単結晶シリコンの一主面に形成される。ｐ型非晶質シリコンは、真性非晶質シリコン上に真性非晶質シリコンに接して形成される。透明導電膜は、ｐ型非晶質シリコン上にｐ型非晶質シリコンに接して形成される。裏面電極は、透明導電膜と反対側において、ｎ型単結晶シリコンに接して形成される。このように、特許文献２に記載された太陽電池は、ｎ型単結晶シリコンと、真性非晶質シリコンおよびｐ型非晶質シリコンとによって接合が形成されるヘテロ接合型の太陽電池である。

特開２００６−０６０１３１号公報 特開平５−１３６４４０号公報

しかし、特許文献１に記載の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題があり、非晶質シリコンを用いて接合を形成する特許文献２に記載の太陽電池においても、太陽光のような強い光が照射された場合、光劣化が生じる可能性がある。

そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。

また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。

この発明の実施の形態によれば、光電変換素子は、結晶シリコン基板と、半導体層と、バッファ層と、シリコン薄膜とを備える。結晶シリコン基板は、第１の導電型を有する。半導体層は、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積される。バッファ層は、半導体層と結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなる。シリコン薄膜は、半導体層と結晶シリコン基板との間に設けられる。

また、この発明の実施の形態によれば、光電変換素子の製造方法は、第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第１の工程と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第２の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備える。

この発明の実施の形態による光電変換素子においては、シリコン薄膜は、第１の導電型を有する結晶シリコン基板と、第１の導電型と反対の導電型である第２の導電型を有する半導体層との間に配置される。その結果、半導体層をプラズマＣＶＤ法によって形成するときに、半導体層中のドーパントの結晶シリコン基板（またはバッファ層および結晶シリコン基板）中への拡散が抑制される。そして、バッファ層とシリコン薄膜との界面およびシリコン薄膜（またはバッファ層）と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持され、光照射後においても、結晶シリコン基板において光励起された少数キャリア（電子または正孔）がシリコン薄膜およびバッファ層を介して半導体層へ到達し易くなる。

従って、光電変換素子の光劣化率を低減できる。

また、この発明の実施の形態による光電変換素子の製造方法においては、シリコン薄膜は、半導体層と結晶シリコン基板との間に配置されるように堆積される。その結果、半導体層をプラズマＣＶＤ法によって形成するときに、半導体層中のドーパントの結晶シリコン基板（またはバッファ層および結晶シリコン基板）中への拡散が抑制される。そして、製造された光電変換素子において、バッファ層とシリコン薄膜との界面およびシリコン薄膜（またはバッファ層）と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持され、光照射後においても、結晶シリコン基板において光励起された少数キャリア（電子または正孔）がシリコン薄膜およびバッファ層を介して半導体層へ到達し易くなる。

従って、光電変換素子の光劣化率を低減できる。

この発明の実施の形態１による光電変換素子の構成を示す断面図である。 実施の形態１による他の光電変換素子の構成を示す断面図である。 実施の形態１による更に他の光電変換素子の構成を示す断面図である。 実施の形態２による光電変換素子の構成を示す断面図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

この明細書において、「非晶質相」とは、シリコン（Ｓｉ）原子等がランダムに配列された状態を言う。また、「微結晶相」とは、Ｓｉ原子等のランダムなネットワークの中にＳｉ等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンカーバイドを「ａ−ＳｉＣ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていてもよい。

［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、ｎ型単結晶シリコン基板１と、シリコン薄膜２と、バッファ層３と、ｐ型非晶質半導体層４と、透明導電膜５と、電極６とを備える。

ｎ型単結晶シリコン基板１は、例えば、（１００）の面方位を有し、０．１〜１．０Ω・ｃｍの比抵抗を有する。そして、ｎ型単結晶シリコン基板１は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。

シリコン薄膜２は、ｎ型単結晶シリコン基板１の一主面に接して配置される。バッファ層３は、シリコン薄膜２に接して配置される。ｐ型非晶質半導体層４は、バッファ層３に接して配置される。透明導電膜５は、ｐ型非晶質半導体層４に接して配置される。電極６は、ｎ型単結晶シリコン基板１のシリコン薄膜２側と反対側の表面に接して配置される。

シリコン薄膜２は、例えば、ｉ型シリコン薄膜からなる。より具体的には、シリコン薄膜２は、所謂、プロトクリスタルシリコンであり、例えば、直径が３ｎｍ以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が３ｎｍ以下である結晶粒は、微結晶相中に含まれるＳｉの結晶粒よりも小さい。従って、シリコン薄膜２は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる。また、シリコン薄膜２は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

バッファ層３は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。また、バッファ層２は、６〜７ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。

ｐ型非晶質半導体層４は、非晶質相からなり、例えば、ｐ型ａ−ＳｉＣからなる。そして、ｐ型非晶質半導体層４は、例えば、８〜９ｎｍの膜厚および２．０５ｅＶの光学バンドギャップを有する。

透明導電膜５は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ_２およびＺｎＯ等からなる。

電極６は、例えば、アルミニウム（Ａｌ）からなる。

光電変換素子１０の製造方法について説明する。光電変換素子１０は、プラズマ装置を用いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって製造される。

プラズマ装置は、仕込室と、反応室ＣＢ１〜ＣＢ３と、取出室と、整合器と、ＲＦ電源とを備える。仕込室、反応室ＣＢ１〜ＣＢ３および取出室は、直列的に配置されている。そして、仕込室と反応室ＣＢ１との間、反応室ＣＢ１と反応室ＣＢ２との間、反応室ＣＢ２と反応室ＣＢ３との間および反応室ＣＢ３と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室ＣＢ１、反応室ＣＢ２、反応室ＣＢ３および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。

仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。

反応室ＣＢ１〜ＣＢ３の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室ＣＢ１〜ＣＢ３内のガスを排気し、反応室ＣＢ１〜ＣＢ３の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。平行平板電極は、整合器を介してＲＦ電源に接続される。

取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。

仕込室、反応室ＣＢ１〜ＣＢ３および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室ＣＢ１〜ＣＢ３、および取出室に最も近くなるように仕込室、反応室ＣＢ１〜ＣＢ３および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ３および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ３および取出室内のガスを排気する。

ＲＦ電源は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して反応室ＣＢ１〜ＣＢ３の平行平板電極に印加する。

光電変換素子１０の製造が開始されると、ｎ型単結晶シリコン基板１をエタノール等で超音波洗浄して脱脂し、その後、ｎ型単結晶シリコン基板１をフッ酸中に浸漬してｎ型単結晶シリコン基板１の表面に形成された自然酸化膜を除去するとともに、ｎ型単結晶シリコン基板１の表面を水素で終端する。

ｎ型単結晶シリコン基板１の洗浄が終了すると、ｎ型単結晶シリコン基板１をプラズマ装置の仕込室の基板ホルダー上に配置する。

そして、仕込室の排気機構は、１×１０^−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ｎ型単結晶シリコン基板１の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１〜ＣＢ３の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。

ｎ型単結晶シリコン基板１の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ｎ型単結晶シリコン基板１は、仕込室から反応室ＣＢ１へ搬送される。

シリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４を形成するときの材料ガスの流量を表１に示す。

ｎ型単結晶シリコン基板１が反応室ＣＢ１へ搬送されると、１ｓｃｃｍのシラン（ＳｉＨ_４）ガスと、１００ｓｃｃｍの水素（Ｈ_２）ガスとを反応室ＣＢ１に流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。

これにより、反応室ＣＢ１内でプラズマが発生し、シリコン薄膜２としてのｉ型シリコン薄膜がｎ型単結晶シリコン基板１上に堆積される。

このように、シリコン薄膜２は、１ｓｃｃｍのＳｉＨ_４ガスと、１００ｓｃｃｍのＨ_２ガスとを用いて形成されるが、このＳｉＨ_４ガスとＨ_２ガスとの流量比（１：１００）は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。

従って、シリコン薄膜２は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するＳｉＨ_４ガスとＨ_２ガスとの流量比を用いて形成される。

そして、シリコン薄膜２の膜厚が３〜１０ｎｍになると、ＳｉＨ_４ガスの流量を２ｓｃｃｍに変え、Ｈ_２ガスの流量を４２ｓｃｃｍに変え、２５２ｓｃｃｍのメタン（ＣＨ_４）ガスを反応室ＣＢ１へ新たに流す。この場合、反応室ＣＢ１の圧力は、ＳｉＨ_４ガス、Ｈ_２ガスおよびＣＨ_４ガスの全てを流した状態で１３．３Ｐａ〜６６５Ｐａの範囲に調整される。

これによって、バッファ層３としてのｉ型ａ−ＳｉＣがシリコン薄膜２上に堆積される。

バッファ層３の膜厚が６〜７ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガスおよびＣＨ_４ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を反応室ＣＢ１から反応室ＣＢ２へ搬送する。

バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１が反応室ＣＢ２へ搬送されると、２ｓｃｃｍのＳｉＨ_４ガスと、４２ｓｃｃｍのＨ_２ガスと、水素希釈された１２ｓｃｃｍのジボラン（Ｂ_２Ｈ_６）ガスと、２５２ｓｃｃｍのＣＨ_４ガスとを反応室ＣＢ２に流し、反応室ＣＢ２の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＢ_２Ｈ_６ガスの濃度は、０．１％である。

これによって、反応室ＣＢ２内でプラズマが発生し、ｐ型非晶質半導体層４としてのｐ型ａ−ＳｉＣがバッファ層３上に堆積される。

ｐ型非晶質半導体層４の膜厚が８〜９ｎｍになると、反応室ＣＢ２の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガス、ＣＨ_４ガスおよびＢ_２Ｈ_６ガスの反応室ＣＢ２への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ２を真空引きする。そして、仕切バルブを開け、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を反応室ＣＢ２から取出室へ搬送する。

その後、取出室でｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を室温まで冷却した後、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を取出室から取出し、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１をスパッタ装置にセットする。

そして、スパッタ装置を用いて透明導電膜５としてのＩＴＯをｐ型非晶質半導体層４上に形成する。その後、透明導電膜５／ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を蒸着装置にセットし、蒸着装置を用いて電極６としてのＡｌをｎ型単結晶シリコン基板１の裏面（シリコン薄膜２が形成された面と反対側の面）に形成する。これによって、光電変換素子１０が完成する。

このように、光電変換素子１０は、シリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に順次積層し、その後、スパッタリングによって透明導電膜５をｐ型非晶質半導体層４上に形成し、蒸着によって電極６（＝Ａｌ）をｎ型単結晶シリコン基板１の裏面に形成することによって製造される。

光電変換素子１０においては、シリコン薄膜２がバッファ層３とｎ型単結晶シリコン基板１との間に配置されている。その結果、ｎ型単結晶シリコン基板１の表面は、炭素原子を含まないシリコン薄膜２によって覆われ、ｎ型単結晶シリコン基板１とシリコン薄膜２との界面における再結合準位が減少する。

また、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に挿入することによって、ｐ型非晶質半導体層４（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４（＝ｐ型ａ−ＳｉＣ）中のドーパント（ボロン）のｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、ｎ型単結晶シリコン基板１のシリコン薄膜２側の領域は、高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔および電子の再結合が抑制される。

そうすると、ｎ型単結晶シリコン基板１とシリコン薄膜２との界面における再結合準位の減少と相俟って、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）がシリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４を介して透明導電膜５へ到達し易くなる。

光電変換素子１０においては、太陽光は、透明導電膜５側から光電変換素子１０に入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、ｐ型非晶質半導体層４／バッファ層３（＝ｉ型ａ−ＳｉＣ）／シリコン薄膜２（ｉ型シリコン薄膜）／ｎ型単結晶シリコン基板１からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、電極６へ到達し、正孔は、シリコン薄膜２およびバッファ層３を介してｐ型非晶質半導体層４へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０において発生した電流が外部負荷に流れる。

ｐｉｎ構造からなる非晶質太陽電池においてバッファ層とｉ型非晶質半導体層との間にシリコン薄膜２を用いた場合、非晶質太陽電池の変換効率の光劣化率が１５％から９％へと大きく改善された。そして、この変換効率の光劣化率の改善は、主に、光照射後の短絡光電流（Ｊｓｃ）が大きいことに起因している。

このように、光照射後の短絡光電流（Ｊｓｃ）が大きいのは、バッファ層とｉ型非晶質半導体層との間にシリコン薄膜２を挿入した結果、バッファ層とシリコン薄膜との界面およびシリコン薄膜とｉ型非晶質半導体層との界面における再結合準位が減少し、ｉ型非晶質半導体層において光励起された正孔がバッファ層とシリコン薄膜との界面およびシリコン薄膜とｉ型非晶質半導体層との界面において再結合する割合が減少したためと考えられる。

従って、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に配置した光電変換素子１０においても、シリコン薄膜２とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持されるため、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）がｐ型非晶質半導体層４へ到達し易くなり、太陽光のような強い光を照射した後においても、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１０の変換効率の光劣化率を低減できる。

図２は、実施の形態１による他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図２に示す光電変換素子１０Ａであってもよい。

図２を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０のバッファ層３をバッファ層７，８に代え、シリコン薄膜２をシリコン薄膜９に代えたものであり、その他は、光電変換素子１０と同じである。

バッファ層７は、ｎ型単結晶シリコン基板１とシリコン薄膜９との間に配置される。

バッファ層８は、シリコン薄膜９とｐ型非晶質半導体層４との間に配置される。

シリコン薄膜９は、バッファ層７とバッファ層８との間に配置される。

バッファ層７，８の各々は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層７，８の各々は、例えば、３〜３．５ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。

シリコン薄膜９は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜２と同じ膜構造からなる。また、シリコン薄膜９は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

このように、シリコン薄膜９は、２つのバッファ層７，８によって挟まれる。

光電変換素子１０Ａは、次の方法によって製造される。

バッファ層７（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に堆積する。この場合、バッファ層７（＝ｉ型ａ−ＳｉＣ）は、バッファ層３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

バッファ層７（＝ｉ型ａ−ＳｉＣ）を堆積した後、シリコン薄膜９をプラズマＣＶＤ法によってバッファ層７上に堆積する。この場合、シリコン薄膜９は、シリコン薄膜２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

シリコン薄膜９を堆積した後、バッファ層８（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってシリコン薄膜９上に堆積する。この場合、バッファ層８（＝ｉ型ａ−ＳｉＣ）は、バッファ層３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

その後、ｐ型非晶質半導体層４、透明導電膜５および電極６を上述したように形成する。これによって、光電変換素子１０Ａが完成する。

シリコン薄膜９を挿入することによって、ｐ型非晶質半導体層４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４中のドーパント（ボロン）のバッファ層７およびｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、シリコン薄膜９とバッファ層７との界面およびバッファ層７とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）は、ｎ型単結晶シリコン基板１とバッファ層７との界面およびバッファ層７とシリコン薄膜９との界面で再結合し難くなり、ｐ型非晶質半導体層４へ到達し易くなる。

光電変換素子１０Ａにおいては、太陽光は、透明導電膜５側から光電変換素子１０Ａに入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、上述したように、それぞれ、電極６およびｐ型非晶質半導体層４へ到達する。そして、正孔は、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

この場合、光励起された正孔は、ｎ型単結晶シリコン基板１とバッファ層７との界面およびバッファ層７とシリコン薄膜９との界面における再結合が抑制され、ｐ型非晶質半導体層４へ到達し易くなる。

一方、電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０Ａにおいて発生した電流が外部負荷に流れる。

光電変換素子１０Ａにおいては、上述したように、ｎ型単結晶シリコン基板１とバッファ層７との界面およびバッファ層７とシリコン薄膜９との界面における正孔の再結合が抑制されるので、光電変換素子１０と同様に光電変換素子１０Ａの光劣化率を減少できる。

上記においては、バッファ層７，８の膜厚は、同じであると説明したが、実施の形態１においては、これに限らず、バッファ層７の膜厚は、バッファ層８の膜厚と異なっていてもよい。従って、バッファ層７の膜厚は、バッファ層８の膜厚と同じであっても異なっていてもよい。

その結果、シリコン薄膜９は、必ず、２つのバッファ層７，８によって挟まれることになるので、光電変換素子１０Ａは、バッファ層７，８からなる１つのバッファ層中に配置されたシリコン薄膜９を備えていることになる。

図３は、実施の形態１による更に他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図３に示す光電変換素子１０Ｂであってもよい。

図３を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０のシリコン薄膜２をシリコン薄膜１１に代えたものであり、その他は、光電変換素子１０と同じである。

シリコン薄膜１１は、ｐ型非晶質半導体層４とバッファ層３との間に配置される。

シリコン薄膜１１は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜２と同じ膜構造からなる。また、シリコン薄膜１１は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

光電変換素子１０Ｂにおいては、バッファ層３は、ｎ型単結晶シリコン基板１に接して配置される。

光電変換素子１０Ｂは、次の方法によって製造される。

上述した方法によってバッファ層３をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に堆積する。

そして、シリコン薄膜１１をプラズマＣＶＤ法によってバッファ層３上に堆積する。この場合、シリコン薄膜１１は、シリコン薄膜２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

その後、ｐ型非晶質半導体層４、透明導電膜５および電極６を上述したように形成する。これによって、光電変換素子１０Ｂが完成する。

シリコン薄膜１１を挿入することによって、ｐ型非晶質半導体層４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４中のドーパント（ボロン）のバッファ層３およびｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、シリコン薄膜１１とバッファ層３との界面およびバッファ層３とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）は、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面で再結合し難くなり、ｐ型非晶質半導体層４へ到達し易くなる。

光電変換素子１０Ｂにおいては、太陽光は、透明導電膜５側から光電変換素子１０Ｂに入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、ｐ型非晶質半導体層４／シリコン薄膜１１（＝ｉ型シリコン薄膜）／バッファ層３（＝ｉ型ａ−ＳｉＣ）／ｎ型単結晶シリコン基板１からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、電極６へ到達し、正孔は、バッファ層３およびシリコン薄膜１１を介してｐ型非晶質半導体層４へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

この場合、正孔は、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面で再結合が抑制されてｐ型非晶質半導体層４へ到達する。

一方、電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０Ｂにおいて発生した電流が外部負荷に流れる。

光電変換素子１０Ｂにおいては、上述したように、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面における正孔の再結合が抑制されるので、光電変換素子１０と同様に光電変換素子１０Ｂの光劣化率を減少できる。

なお、光電変換素子１０，１０Ａ，１０Ｂは、ｎ型単結晶シリコン基板１に代えてｎ型多結晶シリコン基板を備えていてもよい。この場合、ｎ型多結晶シリコン基板は、例えば、０．１〜１．０Ω・ｃｍの比抵抗を有する。また、ｎ型多結晶シリコン基板は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。そして、ｎ型多結晶シリコン基板を用いた場合も、光電変換素子１０，１０Ａ，１０Ｂは、上述した方法によって製造される。

また、光電変換素子１０，１０Ａ，１０Ｂにおいては、ｎ型単結晶シリコン基板１（またはｎ型多結晶シリコン基板）のｐ型非晶質半導体層４側の表面は、凹凸化（テクスチャ化）されていてもよい。

上記においては、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に配置した光電変換素子１０、シリコン薄膜９をバッファ層７とバッファ層８との間に配置した光電変換素子１０Ａ、およびシリコン薄膜１１をｐ型非晶質半導体層４とバッファ層３との間に配置した光電変換素子１０Ｂについて説明した。

従って、実施の形態１による光電変換素子は、ｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を備えていればよい。

［実施の形態２］
図４は、実施の形態２による光電変換素子の構成を示す断面図である。図４を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のｎ型単結晶シリコン基板１をｐ型単結晶シリコン基板１０１に代え、ｐ型非晶質半導体層４をｎ型非晶質半導体層１０４に代えたものであり、その他は、光電変換素子１０と同じである。

ｐ型単結晶シリコン基板１０１は、例えば、（１００）の面方位を有し、０．１〜１．０Ω・ｃｍの比抵抗を有する。そして、ｐ型単結晶シリコン基板１０１は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。

ｎ型非晶質半導体層１０４は、例えば、ｎ型ａ−ＳｉＣからなり、８〜９ｎｍの膜厚を有する。また、ｎ型非晶質半導体層１０４は、２．０５ｅＶの光学バンドギャップを有する。そして、ｎ型非晶質半導体層１０４は、バッファ層３に接して配置される。

光電変換素子１００においては、透明導電膜５は、ｎ型非晶質半導体層１０４に接して配置され、電極６は、ｐ型単結晶シリコン基板１０１に接して配置される。

光電変換素子１００の製造方法について説明する。光電変換素子１００も、上述したプラズマ装置を用いてプラズマＣＶＤ法によって製造される。

光電変換素子１００の製造が開始されると、ｐ型単結晶シリコン基板１０１をエタノール等で超音波洗浄して脱脂し、その後、ｐ型単結晶シリコン基板１０１をフッ酸中に浸漬してｐ型単結晶シリコン基板１０１の表面に形成された自然酸化膜を除去するとともに、ｐ型単結晶シリコン基板１０１の表面を水素で終端する。

ｐ型単結晶シリコン基板１０１の洗浄が終了すると、ｐ型単結晶シリコン基板１０１をプラズマ装置の仕込室の基板ホルダー上に配置する。

そして、仕込室の排気機構は、１×１０^−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ｐ型単結晶シリコン基板１０１の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１，ＣＢ３の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。

ｐ型単結晶シリコン基板１０１の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ｐ型単結晶シリコン基板１０１は、仕込室から反応室ＣＢ１へ搬送される。

シリコン薄膜２、バッファ層３およびｎ型非晶質半導体層１０４を形成するときの材料ガスの流量を表２に示す。

ｐ型単結晶シリコン基板１０１が反応室ＣＢ１へ搬送されると、上述した方法によって、シリコン薄膜２およびバッファ層３をｐ型単結晶シリコン基板１０１上に順次堆積する。

そして、仕切バルブを開け、バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を反応室ＣＢ１から反応室ＣＢ３へ搬送する。

バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１が反応室ＣＢ３へ搬送されると、１０ｓｃｃｍのＳｉＨ_４ガスと、１５０ｓｃｃｍのＨ_２ガスと、水素希釈された５０ｓｃｃｍのフォスフィン（ＰＨ_３）ガスと、２５２ｓｃｃｍのＣＨ_４ガスとを反応室ＣＢ３に流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＰＨ_３ガスの濃度は、例えば、０．２％である。

これによって、反応室ＣＢ３内でプラズマが発生し、ｎ型非晶質半導体層１０４としてのｎ型ａ−ＳｉＣがバッファ層３上に堆積される。

ｎ型非晶質半導体層１０４の膜厚が８〜９ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガス、ＣＨ_４ガスおよびＰＨ_３ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を反応室ＣＢ３から取出室へ搬送する。

その後、取出室でｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を室温まで冷却した後、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を取出室から取出し、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１をスパッタ装置にセットする。

そして、上述した方法によって透明導電膜５を形成し、その後、蒸着装置を用いて電極６を形成する。これによって、光電変換素子１００が完成する。

光電変換素子１００においては、太陽光は、透明導電膜５側から光電変換素子１００に入射する。そして、電子および正孔は、主に、ｐ型単結晶シリコン基板１０１において光励起される。

ｐ型単結晶シリコン基板１０１において光励起された電子および正孔は、ｎ型非晶質半導体層１０４／バッファ層３（＝ｉ型ａ−ＳｉＣ）／シリコン薄膜２（＝ｉ型シリコン薄膜）／ｐ型単結晶シリコン基板１０１からなるｐｉｎ接合による内部電界によって分離される。そして、電子（＝少数キャリア）は、シリコン薄膜２およびバッファ層３を介してｎ型非晶質半導体層１０４へ到達し、ｎ型非晶質半導体層１０４から透明導電膜５へ到達し、正孔は、電極６へ到達する。

透明導電膜５へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して透明導電膜５から電極６へ到達し、電極６へ到達した正孔と再結合する。

これによって、光電変換素子１００において発生した電流が外部負荷に流れる。

上述したように、光電変換素子１００は、ｐ型単結晶シリコン基板１０１とバッファ層３との間に配置されたシリコン薄膜２を備えるので、ｐ型単結晶シリコン基板１０１において光励起された電子（＝小数キャリア）は、光照射後においてもｎ型非晶質半導体層１０４へ到達し易くなり、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１００の変換効率の光劣化率を低減できる。

なお、実施の形態２による光電変換素子１００は、ｐ型単結晶シリコン基板１０１に代えてｐ型多結晶シリコン基板を備えていてもよい。この場合、ｐ型多結晶シリコン基板は、例えば、０．１〜１．０Ω・ｃｍの比抵抗を有する。また、ｐ型多結晶シリコン基板は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。そして、ｐ型多結晶シリコン基板を用いた場合も、光電変換素子１００は、上述した方法によって製造される。

また、実施の形態２においては、ｐ型単結晶シリコン基板１０１（またはｐ型多結晶シリコン基板）のシリコン薄膜２側の表面は、凹凸化（テクスチャ化）されていてもよい。

更に、実施の形態２による光電変換素子１００は、シリコン薄膜２およびバッファ層３に代えて、シリコン薄膜９およびバッファ層７，８を備えていてもよく、シリコン薄膜１１およびバッファ層３を備えていてもよい。つまり、光電変換素子１０から光電変換素子１０Ａ（または光電変換素子１０Ｂ）への変更と同じ変更を光電変換素子１００に適用してもよい。従って、実施の形態２による光電変換素子１００は、ｐ型単結晶シリコン基板１０１（またはｐ型多結晶シリコン基板）とｎ型非晶質半導体層１０４との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を備えていればよい。

実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。

上述した実施の形態１においては、シリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）がｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置された光電変換素子１０，１０Ａ，１０Ｂについて説明し、実施の形態２においては、シリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）がｎ型非晶質半導体層１０４とｐ型単結晶シリコン基板１０１との間に配置された光電変換素子１００について説明した。

従って、この発明の実施の形態による光電変換素子は、第１の導電型を有する結晶シリコン基板と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積された半導体層と、半導体層と結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、半導体層と結晶シリコン基板との間に設けられたシリコン薄膜とを備えていればよい。

また、上述したように、光電変換素子１０の製造方法は、ｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置されるようにシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を形成する工程を備える。また、光電変換素子１００の製造方法は、ｎ型非晶質半導体層１０４とｐ型単結晶シリコン基板１０１との間に配置されるようにシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を形成する工程を備える。

従って、この発明の実施の形態による光電変換素子の製造方法は、第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第１の工程と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第２の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備えていればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、光電変換素子および光電変換素子の製造方法に適用される。

１ ｎ型単結晶シリコン基板、２，９，１１ シリコン薄膜、３，７，８ バッファ層、４ ｐ型非晶質半導体層、５ 透明導電膜、６ 電極、１０，１０Ａ，１０Ｂ，１００ 光電変換素子、１０１ ｐ型単結晶シリコン基板、１０４ ｎ型非晶質半導体層。

Claims (17)

1. 第１の導電型を有する結晶シリコン基板と、
   前記第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、前記結晶シリコン基板上に堆積された半導体層と、
   前記半導体層と前記結晶シリコン基板との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、
   前記半導体層と前記結晶シリコン基板との間に設けられたシリコン薄膜とを備える光電変換素子。
2. 前記シリコン薄膜は、前記バッファ層と前記結晶シリコン基板との間に配置される、請求項１に記載の光電変換素子。
3. 前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項１に記載の光電変換素子。
4. 前記シリコン薄膜は、前記半導体層と前記バッファ層との間に配置される、請求項１に記載の光電変換素子。
5. 前記シリコン薄膜は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる、請求項１から請求項４のいずれか１項に記載の光電変換素子。
6. 前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項１から請求項５のいずれか１項に記載の光電変換素子。
7. 前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項１から請求項５のいずれか１項に記載の光電変換素子。
8. 前記第１の導電型は、ｎ型であり、
   前記第２の導電型は、ｐ型である、請求項６または請求項７に記載の光電変換素子。
9. 前記第１の導電型は、ｐ型であり、
   前記第２の導電型は、ｎ型である、請求項６または請求項７に記載の光電変換素子。
10. 第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第１の工程と、
    前記第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層を前記バッファ層上に堆積する第２の工程と、
    前記半導体層と前記結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備える光電変換素子の製造方法。
11. 前記第３の工程は、前記第１の工程の前に実行される、請求項１０に記載の光電変換素子の製造方法。
12. 前記バッファ層は、第１および第２のバッファ層からなり、
    前記第１の工程は、
    前記第１のバッファ層を前記結晶シリコン基板上に堆積する第１のサブ工程と、
    前記第２のバッファ層を前記第１のバッファ層上に堆積する第２のサブ工程とを含み、
    前記第３の工程は、前記第１のサブ工程と前記第２のサブ工程との間に実行される、請求項１０に記載の光電変換素子の製造方法。
13. 前記第３の工程は、前記第１の工程と前記第２の工程との間に実行される、請求項１０に記載の光電変換素子の製造方法。
14. 前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項１０から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
15. 前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項１０から請求項１３のいずれか１項に記載の光電変換素子の製造方法。
16. 前記第１の導電型は、ｎ型であり、
    前記第２の導電型は、ｐ型である、請求項１４または請求項１５に記載の光電変換素子の製造方法。
17. 前記第１の導電型は、ｐ型であり、
    前記第２の導電型は、ｎ型である、請求項１４または請求項１５に記載の光電変換素子の製造方法。

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