JP2013115267A - 光電変換素子および光電変換素子の製造方法 - Google Patents

Abstract

【課題】光劣化率を低減可能な光電変換素子を提供する。
【解決手段】光電変換素子１０は、ｎ型単結晶シリコン基板１の一主面上に、シリコン薄膜２、バッファ層３、ｐ型非晶質半導体層４および透明導電膜５を順次積層し、ｎ型単結晶シリコン基板１の裏面に電極６を形成した構造からなる。シリコン薄膜２は、非晶質相が支配的な膜構造からなり、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒が非晶質相中に含まれている膜構造からなっていてもよい。バッファ層３は、炭素原子の含有量が基準値よりも少なく、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲である。
【選択図】図１

Description

この発明は、光電変換素子および光電変換素子の製造方法に関するものである。

従来、光を電気に変換する太陽電池として特許文献１に記載の光電変換装置が知られている。

この光電変換装置は、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を基板上に積層した構造からなる。

そして、ｐ型半導体層は、少なくともシリコン原子を含有する微結晶半導体からなり、ｉ型半導体層およびｎ型半導体層は、微結晶半導体からなる。

また、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含有する。

また、従来、光を電気に変換する太陽電池として特許文献２に記載の太陽電池が知られている。

この太陽電池は、ｎ型単結晶シリコンと、真性非晶質シリコンと、ｐ型非晶質シリコンと、透明導電膜と、裏面電極とを備える。

真性非晶質シリコンは、ｎ型単結晶シリコンの一主面に形成される。ｐ型非晶質シリコンは、真性非晶質シリコン上に真性非晶質シリコンに接して形成される。透明導電膜は、ｐ型非晶質シリコン上にｐ型非晶質シリコンに接して形成される。裏面電極は、透明導電膜と反対側において、ｎ型単結晶シリコンに接して形成される。このように、特許文献２に記載された太陽電池は、ｎ型単結晶シリコンと、真性非晶質シリコンおよびｐ型非晶質シリコンとによって接合が形成されるヘテロ接合型の太陽電池である。

特開２００６−０６０１３１号公報 特開平５−１３６４４０号公報

しかし、特許文献１に記載の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題があり、非晶質シリコンを用いて接合を形成する特許文献２に記載の太陽電池においても、太陽光のような強い光が照射された場合、光劣化が生じる可能性がある。

そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。

また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。

この発明の実施の形態によれば、光電変換素子は、結晶シリコン基板と、半導体層と、バッファ層と、シリコン薄膜とを備える。結晶シリコン基板は、第１の導電型を有する。半導体層は、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積される。バッファ層は、半導体層と結晶シリコン基板との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ない。シリコン薄膜は、半導体層と結晶シリコン基板との間に設けられる。そして、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなる。

また、この発明の実施の形態によれば、光電変換素子の製造方法は、第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるように堆積する第１の工程と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第２の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備え、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなる。

この発明の実施の形態による光電変換素子においては、炭素原子の含有量が基準値よりも少ないバッファ層が半導体層と結晶シリコン基板との間に配置される。その結果、半導体層とバッファ層との界面およびバッファ層と結晶シリコン基板との界面における再結合準位が減少する。また、この発明の実施の形態による光電変換素子においては、シリコン薄膜は、半導体層と結晶シリコン基板との間に配置される。その結果、半導体層をプラズマＣＶＤ法によって形成するときに、半導体層中のドーパントの結晶シリコン基板（またはバッファ層および結晶シリコン基板）中への拡散が抑制される。そして、バッファ層とシリコン薄膜との界面およびシリコン薄膜（またはバッファ層）と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持される。そうすると、結晶シリコン基板において光励起された少数キャリア（電子または正孔）は、シリコン薄膜およびバッファ層を介して半導体層へ到達し易くなり、光照射後においても、短絡光電流（Ｊｓｃ）が大きくなる。

従って、光電変換素子の光劣化率を低減できる。

また、この発明の実施の形態による光電変換素子の製造方法においては、炭素原子の含有量が基準値よりも少なくなるようにバッファ層が半導体層と結晶シリコン基板との間に形成されるとともに、シリコン薄膜が半導体層と結晶シリコン基板との間に配置されるように形成される。その結果、製造された光電変換素子においては、炭素原子の含有量が基準値よりも少ないバッファ層に起因して半導体層とバッファ層との界面およびバッファ層と結晶シリコン基板との界面における再結合準位が減少する。また、製造された光電変換素子においては、シリコン薄膜に起因して、半導体層をプラズマＣＶＤ法によって形成するときに、半導体層中のドーパントの結晶シリコン基板（またはバッファ層および結晶シリコン基板）中への拡散が抑制される。そして、バッファ層とシリコン薄膜との界面およびシリコン薄膜（またはバッファ層）と結晶シリコン基板との界面における再結合準位が減少するとともに結晶シリコン基板の品質が高品質に保持される。そうすると、結晶シリコン基板において光励起された少数キャリア（電子または正孔）は、シリコン薄膜およびバッファ層を介して半導体層へ到達し易くなり、光照射後においても、短絡光電流（Ｊｓｃ）が大きくなる。

従って、光電変換素子の光劣化率を低減できる。

この発明の実施の形態１による光電変換素子の構成を示す断面図である。 バッファ層を形成するときのＣＨ_４ガスの流量を示す図である。 実施の形態１による他の光電変換素子の構成を示す断面図である。 実施の形態１による更に他の光電変換素子の構成を示す断面図である。 実施の形態２による光電変換素子の構成を示す断面図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

この明細書において、「非晶質相」とは、シリコン（Ｓｉ）原子等がランダムに配列された状態を言う。また、「微結晶相」とは、Ｓｉ原子等のランダムなネットワークの中にＳｉ等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンカーバイドを「ａ−ＳｉＣ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていてもよい。

［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、ｎ型単結晶シリコン基板１と、シリコン薄膜２と、バッファ層３と、ｐ型非晶質半導体層４と、透明導電膜５と、電極６とを備える。

ｎ型単結晶シリコン基板１は、例えば、（１００）の面方位を有し、０．１〜１．０Ω・ｃｍの比抵抗を有する。そして、ｎ型単結晶シリコン基板１は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。

シリコン薄膜２は、ｎ型単結晶シリコン基板１の一主面に接して配置される。バッファ層３は、シリコン薄膜２に接して配置される。ｐ型非晶質半導体層４は、バッファ層３に接して配置される。透明導電膜５は、ｐ型非晶質半導体層４に接して配置される。電極６は、ｎ型単結晶シリコン基板１のシリコン薄膜２側と反対側の表面に接して配置される。

シリコン薄膜２は、例えば、ｉ型シリコン薄膜からなる。より具体的には、シリコン薄膜２は、所謂、プロトクリスタルシリコンであり、例えば、直径が３ｎｍ以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が３ｎｍ以下である結晶粒は、微結晶相中に含まれるＳｉの結晶粒よりも小さい。従って、シリコン薄膜２は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる。また、シリコン薄膜２は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

バッファ層３は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。また、バッファ層２は、３〜５ｎｍの膜厚または６〜７ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。

バッファ層２における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲である。

そして、この基準値は、次のように決定された。従来のアモルファスシリコンを用いた光電変換装置においては、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含む。シリコンの原子密度は、５×１０^２２（個／ｃｍ^３）であるので、ｐ型半導体層における炭素原子の含有量は、（１原子％〜４０原子％）×５×１０^２２（個／ｃｍ^３）＝５×１０^２０（個／ｃｍ^３）〜２×１０^２２（個／ｃｍ^３）の範囲である。

一方、従来のアモルファスシリコンを用いた光電変換素子においては、バッファ層は、ｐ型半導体層における炭素原子の含有量と同じ含有量の炭素原子を含み、バッファ層の膜厚は、６〜７ｎｍであるので、バッファ層における炭素原子の含有量は、（５×１０^２０（個／ｃｍ^３）×６×１０^−７（ｃｍ）〜２×１０^２２（個／ｃｍ^３））×７×１０^−７（ｃｍ）＝３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）である。

そして、光電変換素子１０のバッファ層２の膜厚が６〜７ｎｍである場合、バッファ層２は、従来のバッファ層における炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）となる。

また、光電変換素子１０のバッファ層２の膜厚が３〜５ｎｍである場合、バッファ層２は、従来のバッファ層の膜厚が６ｎｍである場合の炭素原子の含有量よりも少ない含有量の炭素原子を含むので、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）となる。

従って、炭素原子の含有量の基準値を３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲と決定した。

ｐ型非晶質半導体層４は、非晶質相からなり、例えば、ｐ型ａ−ＳｉＣからなる。そして、ｐ型非晶質半導体層４は、例えば、８〜９ｎｍの膜厚および２．０５ｅＶの光学バンドギャップを有する。

透明導電膜５は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＳｎＯ_２およびＺｎＯ等からなる。

電極６は、例えば、アルミニウム（Ａｌ）からなる。

光電変換素子１０の製造方法について説明する。光電変換素子１０は、プラズマ装置を用いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって製造される。

プラズマ装置は、仕込室と、反応室ＣＢ１〜ＣＢ３と、取出室と、整合器と、ＲＦ電源とを備える。仕込室、反応室ＣＢ１〜ＣＢ３および取出室は、直列的に配置されている。そして、仕込室と反応室ＣＢ１との間、反応室ＣＢ１と反応室ＣＢ２との間、反応室ＣＢ２と反応室ＣＢ３との間および反応室ＣＢ３と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室ＣＢ１、反応室ＣＢ２、反応室ＣＢ３および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。

仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。

反応室ＣＢ１〜ＣＢ３の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室ＣＢ１〜ＣＢ３内のガスを排気し、反応室ＣＢ１〜ＣＢ３の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。平行平板電極は、整合器を介してＲＦ電源に接続される。

取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、１×１０^−５Ｐａ以下に設定する。

仕込室、反応室ＣＢ１〜ＣＢ３および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室ＣＢ１〜ＣＢ３、および取出室に最も近くなるように仕込室、反応室ＣＢ１〜ＣＢ３および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ３および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ３および取出室内のガスを排気する。

ＲＦ電源は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して反応室ＣＢ１〜ＣＢ３の平行平板電極に印加する。

光電変換素子１０の製造が開始されると、ｎ型単結晶シリコン基板１をエタノール等で超音波洗浄して脱脂し、その後、ｎ型単結晶シリコン基板１をフッ酸中に浸漬してｎ型単結晶シリコン基板１の表面に形成された自然酸化膜を除去するとともに、ｎ型単結晶シリコン基板１の表面を水素で終端する。

ｎ型単結晶シリコン基板１の洗浄が終了すると、ｎ型単結晶シリコン基板１をプラズマ装置の仕込室の基板ホルダー上に配置する。

そして、仕込室の排気機構は、１×１０^−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ｎ型単結晶シリコン基板１の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１〜ＣＢ３の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。

ｎ型単結晶シリコン基板１の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ｎ型単結晶シリコン基板１は、仕込室から反応室ＣＢ１へ搬送される。

シリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４を形成するときの材料ガスの流量を表１に示す。

ｎ型単結晶シリコン基板１が反応室ＣＢ１へ搬送されると、１ｓｃｃｍのシラン（ＳｉＨ_４）ガスと、１００ｓｃｃｍの水素（Ｈ_２）ガスとを反応室ＣＢ１に流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。

これにより、反応室ＣＢ１内でプラズマが発生し、シリコン薄膜２としてのｉ型シリコン薄膜がｎ型単結晶シリコン基板１上に堆積される。

このように、シリコン薄膜２は、１ｓｃｃｍのＳｉＨ_４ガスと、１００ｓｃｃｍのＨ_２ガスとを用いて形成されるが、このＳｉＨ_４ガスとＨ_２ガスとの流量比（１：１００）は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。

従って、シリコン薄膜２は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するＳｉＨ_４ガスとＨ_２ガスとの流量比を用いて形成される。

そして、シリコン薄膜２の膜厚が３〜１０ｎｍになると、ＳｉＨ_４ガスの流量を２ｓｃｃｍに変え、Ｈ_２ガスの流量を４２ｓｃｃｍに変え、１２６ｓｃｃｍのメタン（ＣＨ_４）ガスを反応室ＣＢ１へ新たに流す。この場合、反応室ＣＢ１の圧力は、ＳｉＨ_４ガス、Ｈ_２ガスおよびＣＨ_４ガスの全てを流した状態で１３．３Ｐａ〜６６５Ｐａの範囲に調整される。

これによって、バッファ層３としてのｉ型ａ−ＳｉＣがシリコン薄膜２上に堆積される。

なお、ＣＨ_４ガスの流量を０ｓｃｃｍから１２６ｓｃｃｍまで４．２ｓｃｃｍ／秒の割合で増加させながらバッファ層３（＝ｉ型ａ−ＳｉＣ）をｎ型単結晶シリコン基板１上に堆積してもよい。

バッファ層３の膜厚が６〜７ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガスおよびＣＨ_４ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を反応室ＣＢ１から反応室ＣＢ２へ搬送する。

バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１が反応室ＣＢ２へ搬送されると、２ｓｃｃｍのＳｉＨ_４ガスと、４２ｓｃｃｍのＨ_２ガスと、水素希釈された１２ｓｃｃｍのジボラン（Ｂ_２Ｈ_６）ガスと、２５２ｓｃｃｍのＣＨ_４ガスとを反応室ＣＢ２に流し、反応室ＣＢ２の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＢ_２Ｈ_６ガスの濃度は、０．１％である。

これによって、反応室ＣＢ２内でプラズマが発生し、ｐ型非晶質半導体層４としてのｐ型ａ−ＳｉＣがバッファ層３上に堆積される。

ｐ型非晶質半導体層４の膜厚が８〜９ｎｍになると、反応室ＣＢ２の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガス、ＣＨ_４ガスおよびＢ_２Ｈ_６ガスの反応室ＣＢ２への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ２を真空引きする。そして、仕切バルブを開け、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を反応室ＣＢ２から取出室へ搬送する。

その後、取出室でｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を室温まで冷却した後、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を取出室から取出し、ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１をスパッタ装置にセットする。

そして、スパッタ装置を用いて透明導電膜５としてのＩＴＯをｐ型非晶質半導体層４上に形成する。その後、透明導電膜５／ｐ型非晶質半導体層４／バッファ層３／シリコン薄膜２／ｎ型単結晶シリコン基板１を蒸着装置にセットし、蒸着装置を用いて電極６としてのＡｌをｎ型単結晶シリコン基板１の裏面（シリコン薄膜２が形成された面と反対側の面）に形成する。これによって、光電変換素子１０が完成する。

なお、上記においては、膜厚が６〜７ｎｍになるようにバッファ層３をｎ型単結晶シリコン基板１上に堆積すると説明したが、光電変換素子１０の製造方法においては、ＣＨ_４ガスの流量を２５２ｓｃｃｍに一定に保持して膜厚が３〜５ｎｍになるようにバッファ層３をｎ型単結晶シリコン基板１上に堆積してもよい。

このように、光電変換素子１０は、シリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に順次積層し、その後、スパッタリングによって透明導電膜５をｐ型非晶質半導体層４上に形成し、蒸着によって電極６（＝Ａｌ）をｎ型単結晶シリコン基板１の裏面に形成することによって製造される。

図２は、バッファ層３を形成するときのＣＨ_４ガスの流量を示す図である。図２において、直線ｋ１，ｋ３は、図１に示す光電変換素子１０のバッファ層３を形成するときのＣＨ_４ガスの流量を示し、直線ｋ２，ｋ４は、従来のアモルファスシリコンを用いた光電変換素子のバッファ層を形成するときのＣＨ_４ガスの流量を示す。

バッファ層３の膜厚が６〜７ｎｍである場合、バッファ層３は、図２の（ａ）に示す直線ｋ１または図２の（ｂ）に示す直線ｋ３に従ってＣＨ_４ガスの流量を制御して形成される。

図２の（ａ）を参照して、光電変換素子１０のバッファ層３は、ＣＨ_４ガスの流量を１２６ｓｃｃｍに一定に保持して形成される（直線ｋ１参照）。一方、従来のアモルファスシリコンを用いた光電変換素子のバッファ層を形成するときのＣＨ_４ガスの流量は、２５２ｓｃｃｍに一定に保持される（直線ｋ２参照）。従って、光電変換素子１０のバッファ層３は、従来の光電変換素子のバッファ層を形成するときのＣＨ_４ガスの流量（２５２ｓｃｃｍ）を半分に減少して形成される。

図２の（ｂ）を参照して、光電変換素子１０のバッファ層３は、ＣＨ_４ガスの流量を０ｓｃｃｍから１２６ｓｃｃｍまで徐々に増加させて形成される（直線ｋ３参照）。この場合、ＣＨ_４ガスの流量は、バッファ層３の膜厚が３〜３．５ｎｍになるまでは、０ｓｃｃｍであり、その後、３０秒間で０ｓｃｃｍから１２６ｓｃｃｍになるように増加される。

一方、従来のアモルファスシリコンを用いた光電変換素子のバッファ層を形成するときのＣＨ_４ガスの流量は、０ｓｃｃｍから２５２ｓｃｃｍまで徐々に増加される（直線ｋ４参照）。この場合、ＣＨ_４ガスの流量は、１分間で０ｓｃｃｍから２５２ｓｃｃｍになるように増加される。

従って、光電変換素子１０のバッファ層３は、ＣＨ_４ガスの流量の増加割合を従来と同じに保持し、ＣＨ_４ガスの流量の最終値を従来の半分に減少して形成される。

なお、光電変換素子１０のバッファ層３を形成するときのＣＨ_４ガスの流量が直線ｋ３に従って制御される場合、形成されたバッファ層３において、炭素原子の含有量は、ｐ型非晶質半導体層４からｎ型単結晶シリコン基板１へ向かう方向において、徐々に減少する。従って、ＣＨ_４ガスの流量を増加させながらバッファ層３をｎ型単結晶シリコン基板１上に形成した場合、バッファ層３は、所謂、炭素原子を厚み方向にグレーディッドさせた構造からなる。そして、バッファ層３のｎ型単結晶シリコン基板１側には、カーボン（Ｃ）が含まれていないので、ｎ型単結晶シリコン基板１の表面は、バッファ層３のカーボン（Ｃ）が含まれていない部分によって覆われる。その結果、バッファ層３とｎ型単結晶シリコン基板１との界面における再結合準位を減少できる。

このように、バッファ層３における炭素原子の含有量は、バッファ層３を形成するときのＣＨ_４ガスの流量を減少させることによって、従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。

また、バッファ層３を形成するときのＣＨ_４ガスの流量が２５２ｓｃｃｍである場合、バッファ層３の膜厚を３〜５ｎｍに設定することによって、バッファ層３における炭素原子の含有量は、従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量よりも少ない値に設定される。

従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０^２０（個／ｃｍ^３）〜２×１０^２２（個／ｃｍ^３）である。そして、従来のアモルファスシリコンを用いた光電変換素子において、バッファ層の膜厚は、６〜７ｎｍであるので、従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量は、５×１０^２０（個／ｃｍ^３）×６×１０^−７（ｃｍ）〜２×１０^２２（個／ｃｍ^３）×７×１０^−７（ｃｍ）＝３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）である。

一方、光電変換素子１０のバッファ層３の膜厚は、３〜５ｎｍであるので、光電変換素子１０のバッファ層３における炭素原子の含有量は、５×１０^２０（個／ｃｍ^３）×３×１０^−７（ｃｍ）〜２×１０^２２（個／ｃｍ^３）×５×１０^−７（ｃｍ）＝１．５×１０^１４（個／ｃｍ^２）〜１．０×１０^１６（個／ｃｍ^２）である。

従って、バッファ層を形成するときのＣＨ_４ガスの流量を従来と同じに保持し、バッファ層３の膜厚を従来よりも薄くすることによってバッファ層３における炭素原子の含有量を少なくできる。

このように、この発明の実施の形態においては、バッファ層３を形成するときのＣＨ_４ガスの流量を従来の流量よりも少なくすることによって、またはバッファ層３の膜厚を従来の膜厚よりも薄くすることによって、バッファ層３における炭素原子の含有量を少なくする。

これによって、バッファ層３の品質が向上し、ｐ型非晶質半導体層４とバッファ層３との界面およびバッファ層３とシリコン薄膜２との界面における再結合準位が減少し、光励起された正孔がより多くｐ型非晶質半導体層４へ到達し易くなる。

また、光電変換素子１０においては、シリコン薄膜２がバッファ層３とｎ型単結晶シリコン基板１との間に配置されている。その結果、ｎ型単結晶シリコン基板１の表面は、炭素原子を含まないシリコン薄膜２によって覆われ、ｎ型単結晶シリコン基板１とシリコン薄膜２との界面における再結合準位が減少する。

更に、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に挿入することによって、ｐ型非晶質半導体層４（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４（＝ｐ型ａ−ＳｉＣ）中のドーパント（ボロン）のｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、ｎ型単結晶シリコン基板１のシリコン薄膜２側の領域は、高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔および電子の再結合が抑制される。

そうすると、ｎ型単結晶シリコン基板１とシリコン薄膜２との界面における再結合準位の減少と相俟って、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）がシリコン薄膜２、バッファ層３およびｐ型非晶質半導体層４を介して透明導電膜５へ到達し易くなる。

光電変換素子１０においては、太陽光は、透明導電膜５側から光電変換素子１０に入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、ｐ型非晶質半導体層４／バッファ層３（＝ｉ型ａ−ＳｉＣ）／シリコン薄膜２（ｉ型シリコン薄膜）／ｎ型単結晶シリコン基板１からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、電極６へ到達し、正孔は、シリコン薄膜２およびバッファ層３を介してｐ型非晶質半導体層４へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０において発生した電流が外部負荷に流れる。

ｐｉｎ構造からなる非晶質太陽電池においてｐ型非晶質半導体層とｉ型非晶質半導体層との間に配置されるバッファ層としてバッファ層３を用い、バッファ層とｉ型非晶質半導体層との間にシリコン薄膜２を用いた場合、非晶質太陽電池の変換効率の光劣化率が１５％から９％へと大きく改善された。そして、この変換効率の光劣化率の改善は、主に、光照射後の短絡光電流（Ｊｓｃ）が大きいことに起因している。

このように、光照射後の短絡光電流（Ｊｓｃ）が大きいのは、バッファ層３を用いるとともにバッファ層３とｉ型非晶質半導体層との間にシリコン薄膜２を挿入した結果、バッファ層３とシリコン薄膜２との界面およびシリコン薄膜２とｉ型非晶質半導体層との界面における再結合準位が減少し、ｉ型非晶質半導体層において光励起された正孔がバッファ層とシリコン薄膜との界面およびシリコン薄膜とｉ型非晶質半導体層との界面において再結合する割合が減少したためと考えられる。

従って、バッファ層３を用い、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に配置した光電変換素子１０においても、バッファ層３とシリコン薄膜２との界面およびシリコン薄膜２とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持されるため、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）がｐ型非晶質半導体層４へ到達し易くなり、太陽光のような強い光を照射した後においても、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１０の変換効率の光劣化率を低減できる。

従来のアモルファスシリコンを用いた光電変換素子においては、バッファ層における炭素原子の含有量は、１原子％〜４０原子％＝５×１０^２０（個／ｃｍ^３）〜２×１０^２２（個／ｃｍ^３）であり、従来のアモルファスシリコンを用いた光電変換素子におけるバッファ層の膜厚は、６〜７ｎｍであるので、光電変換素子１０において、バッファ層３の膜厚を６〜７ｎｍ（従来の膜厚と同じ）に保持し、ＣＨ_４ガスの流量を少なくしてバッファ層３を形成した場合、バッファ層３における炭素原子の含有量は、５×１０^２０（個／ｃｍ^３）×６×１０^−７（ｃｍ）〜２×１０^２２（個／ｃｍ^３）×７×１０^−７（ｃｍ）＝３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）よりも少なくなる。

従って、光電変換素子１０は、ＣＨ_４ガスの流量を少なくしてバッファ層３における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２））よりも少ないバッファ層３と、シリコン薄膜２とを備えていればよい。

また、膜厚を６〜７ｎｍから３〜５ｎｍに薄くすることによってバッファ層３における炭素原子の含有量を少なくした場合、バッファ層３における炭素原子の含有量は、上述したように、１．５×１０^１４（個／ｃｍ^２）〜１．０×１０^１６（個／ｃｍ^２）である。

一方、バッファ層の膜厚が６〜７ｎｍである場合、バッファ層における炭素原子の含有量は、上述したように、３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）である。そして、バッファ層の膜厚が６ｎｍである場合、バッファ層における炭素原子の含有量は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）である。その結果、膜厚を６ｎｍよりも薄い３〜５ｎｍに設定することによってバッファ層３における炭素原子の含有量を減少させた場合のバッファ層３における炭素原子の含有量の基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）に設定されるべきである。

従って、光電変換素子１０は、膜厚を薄くすることによってバッファ層３における炭素原子の含有量を減少させた場合、炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２））よりも少ないバッファ層３と、シリコン薄膜２とを備えていればよい。

そうすると、ＣＨ_４ガスの流量を少なくしてバッファ層３における炭素原子の含有量を減少させる方法、および膜厚を薄くすることによってバッファ層３における炭素原子の含有量を減少させる方法のいずれかの方法を採用する場合、光電変換素子１０は、炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）よりも少ないバッファ層３と、シリコン薄膜２とを備えていればよい。

そして、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）は、バッファ層３を厚み方向から見た場合の単位面積当たりの炭素原子の含有量の範囲を表している。

従って、バッファ層と、シリコン薄膜２に相当する薄膜とを備える光電変換素子において、バッファ層を厚み方向から見た場合の単位面積当たりの炭素原子の含有量が３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）からなる基準値、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）からなる基準値よりも少なければ、この光電変換素子は、本願発明の範囲に含まれる。

このように、この発明の実施の形態においては、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に挿入し、バッファ層３における炭素原子の含有量を、バッファ層３の膜厚を考慮したときの単位面積当たりの炭素原子の含有量である基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）を用いて規定した点に技術的意義がある。バッファ層３における炭素原子の含有量を基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）よりも少なくし、シリコン薄膜２をバッファ層３とｎ型単結晶シリコン基板１との間に挿入すれば、上述したように、光電変換素子１０の光劣化率を減少できるからである。

また、膜厚を薄くしてバッファ層３における炭素原子の含有量を少なくする場合、バッファ層３の膜厚を６ｎｍよりも薄い３〜５ｎｍに設定すればよく、膜厚が６ｎｍであるときのバッファ層３における炭素原子の含有量は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）であるので、光電変換素子１０におけるバッファ層３の膜厚は、基準膜厚よりも薄く、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２））になるときの膜厚であればよい。

図３は、実施の形態１による他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図３に示す光電変換素子１０Ａであってもよい。

図３を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０のバッファ層３をバッファ層７，８に代え、シリコン薄膜２をシリコン薄膜９に代えたものであり、その他は、光電変換素子１０と同じである。

バッファ層７は、ｎ型単結晶シリコン基板１とシリコン薄膜９との間に配置される。

バッファ層８は、シリコン薄膜９とｐ型非晶質半導体層４との間に配置される。

シリコン薄膜９は、バッファ層７とバッファ層８との間に配置される。

バッファ層７，８の各々は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層７，８の各々は、例えば、３〜３．５ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。

また、バッファ層７，８の各々において、炭素原子の含有量を従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、バッファ層７，８の各々における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲である。バッファ層７，８の各々は、３〜３．５ｎｍの膜厚を有し、この膜厚は、従来のアモルファスシリコンを用いた光電変換素子におけるバッファ層の膜厚である６ｎｍよりも薄いので、基準値は、膜厚が６ｎｍであるバッファ層における炭素原子の含有量（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲）に設定されるべきであるからである。

更に、２つのバッファ層７，８の全体において、炭素原子の含有量を従来のアモルファスシリコンを用いた光電変換素子のバッファ層における炭素原子の含有量よりも少なくする場合、２つのバッファ層７，８の全体における炭素原子の含有量は、基準値よりも少なく、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲である。

従来のアモルファスシリコンを用いた光電変換素子におけるバッファ層の膜厚が６ｎｍであるとき、バッファ層における炭素原子の含有量は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲になり、従来のアモルファスシリコンを用いた光電変換素子におけるバッファ層の膜厚が７ｎｍであるとき、バッファ層における炭素原子の含有量は、３．５×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲になる。従って、２つのバッファ層７，８の全体の膜厚を６ｎｍに設定して２つのバッファ層７，８の全体における炭素原子の含有量を減少させる場合、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲になり、２つのバッファ層７，８の全体の膜厚を７ｎｍに設定して２つのバッファ層７，８の全体における炭素原子の含有量を減少させる場合、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量を除外する必要があり、基準値は、バッファ層の膜厚が６ｎｍであるときの炭素原子の含有量の下限値（＝３×１０^１４（個／ｃｍ^２））からバッファ層の膜厚が７ｎｍであるときの炭素原子の含有量の上限値（＝１．４×１０^１６（個／ｃｍ^２））までの範囲に相当する３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲になるからである。

シリコン薄膜９は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜２と同じ膜構造からなる。また、シリコン薄膜９は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

このように、シリコン薄膜９は、２つのバッファ層７，８によって挟まれる。

光電変換素子１０Ａは、次の方法によって製造される。

バッファ層７（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に堆積する。この場合、バッファ層７（＝ｉ型ａ−ＳｉＣ）は、バッファ層３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ_４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層７（＝ｉ型ａ−ＳｉＣ）は、ＣＨ_４ガスの流量を０ｓｃｃｍから１２６ｓｃｃｍまで４．２ｓｃｃｍ／秒の割合で増加させながら堆積される（図２の（ｂ）参照）。

バッファ層７（＝ｉ型ａ−ＳｉＣ）を堆積した後、シリコン薄膜９をプラズマＣＶＤ法によってバッファ層７上に堆積する。この場合、シリコン薄膜９は、シリコン薄膜２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

シリコン薄膜９を堆積した後、バッファ層８（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってシリコン薄膜９上に堆積する。この場合、バッファ層８（＝ｉ型ａ−ＳｉＣ）は、バッファ層３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。即ち、バッファ層８（＝ｉ型ａ−ＳｉＣ）は、ＣＨ_４ガスの流量を１２６ｓｃｃｍに一定に保持して堆積され（図２の（ａ）参照）、またはバッファ層８（＝ｉ型ａ−ＳｉＣ）は、ＣＨ_４ガスの流量を増加させながら堆積される（図２の（ｂ）参照）。ＣＨ_４ガスの流量を増加させながらバッファ層８（＝ｉ型ａ−ＳｉＣ）を堆積する場合、０ｓｃｃｍから１２６ｓｃｃｍまで４．２ｓｃｃｍ／秒の割合でＣＨ_４ガスの流量を増加させてもよいし、バッファ層７（＝ｉ型ａ−ＳｉＣ）の堆積が終了した時点におけるＣＨ_４ガスの流量から１２６ｓｃｃｍまで４．２ｓｃｃｍ／秒の割合でＣＨ_４ガスの流量を増加させてもよい。後者の場合、２つのバッファ層７，８の全体において、ＣＨ_４ガスの流量が直線ｋ３に従って増加されることになる。

その後、ｐ型非晶質半導体層４、透明導電膜５および電極６を上述したように形成する。これによって、光電変換素子１０Ａが完成する。

バッファ層７，８における炭素原子の含有量を基準値よりも少なくすることによって、バッファ層８とシリコン薄膜９との界面、シリコン薄膜９とバッファ層７との界面およびバッファ層７とｎ型単結晶シリコン基板１との界面における再結合準位が減少する。

また、シリコン薄膜９を挿入することによって、ｐ型非晶質半導体層４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４中のドーパント（ボロン）のバッファ層７およびｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、シリコン薄膜９とバッファ層７との界面およびバッファ層７とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）は、ｎ型単結晶シリコン基板１とバッファ層７との界面およびバッファ層７とシリコン薄膜９との界面で再結合し難くなり、ｐ型非晶質半導体層４へ到達し易くなる。

光電変換素子１０Ａにおいては、太陽光は、透明導電膜５側から光電変換素子１０Ａに入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、上述したように、それぞれ、電極６およびｐ型非晶質半導体層４へ到達する。そして、正孔は、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

この場合、光励起された正孔は、ｎ型単結晶シリコン基板１とバッファ層７との界面、バッファ層７とシリコン薄膜９との界面およびシリコン薄膜９とバッファ層８との界面における再結合が抑制され、ｐ型非晶質半導体層４へ到達し易くなる。

一方、電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０Ａにおいて発生した電流が外部負荷に流れる。

光電変換素子１０Ａにおいては、上述したように、ｎ型単結晶シリコン基板１とバッファ層７との界面、バッファ層７とシリコン薄膜９との界面およびシリコン薄膜９とバッファ層８との界面における正孔の再結合が抑制され、ｎ型単結晶シリコン基板１の品質が高品質に保持されるので、光照射後においても、光励起された正孔（＝小数キャリア）は、ｐ型非晶質半導体層４へ到達し易くなり、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１０と同様に光電変換素子１０Ａの光劣化率を減少できる。

上記においては、バッファ層７，８の膜厚は、同じであると説明したが、実施の形態１においては、これに限らず、バッファ層７の膜厚は、バッファ層８の膜厚と異なっていてもよい。従って、バッファ層７の膜厚は、バッファ層８の膜厚と同じであっても異なっていてもよい。

その結果、シリコン薄膜９は、必ず、２つのバッファ層７，８によって挟まれることになるので、光電変換素子１０Ａは、バッファ層７，８からなる１つのバッファ層中に配置されたシリコン薄膜９を備えていることになる。

図４は、実施の形態１による更に他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図４に示す光電変換素子１０Ｂであってもよい。

図４を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０のシリコン薄膜２をシリコン薄膜１１に代えたものであり、その他は、光電変換素子１０と同じである。

シリコン薄膜１１は、ｐ型非晶質半導体層４とバッファ層３との間に配置される。

シリコン薄膜１１は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜２と同じ膜構造からなる。また、シリコン薄膜１１は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。

光電変換素子１０Ｂにおいては、バッファ層３は、ｎ型単結晶シリコン基板１に接して配置される。

光電変換素子１０Ｂは、次の方法によって製造される。

上述した方法によってバッファ層３をプラズマＣＶＤ法によってｎ型単結晶シリコン基板１上に堆積する。

そして、シリコン薄膜１１をプラズマＣＶＤ法によってバッファ層３上に堆積する。この場合、シリコン薄膜１１は、シリコン薄膜２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。

その後、ｐ型非晶質半導体層４、透明導電膜５および電極６を上述したように形成する。これによって、光電変換素子１０Ｂが完成する。

シリコン薄膜１１をｐ型非晶質半導体層４とバッファ層３との間に挿入することによって、ｐ型非晶質半導体層４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層４中のドーパント（ボロン）のバッファ層３およびｎ型単結晶シリコン基板１中への拡散が抑制される。

その結果、シリコン薄膜１１とバッファ層３との界面およびバッファ層３とｎ型単結晶シリコン基板１との界面における再結合準位が減少するとともにｎ型単結晶シリコン基板１の品質が高品質に保持され、ｎ型単結晶シリコン基板１において光励起された正孔（＝少数キャリア）は、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面で再結合し難くなり、ｐ型非晶質半導体層４へ到達し易くなる。

光電変換素子１０Ｂにおいては、太陽光は、透明導電膜５側から光電変換素子１０Ｂに入射する。そして、電子および正孔は、主に、ｎ型単結晶シリコン基板１において光励起される。

ｎ型単結晶シリコン基板１において光励起された電子および正孔は、ｐ型非晶質半導体層４／シリコン薄膜１１（＝ｉ型シリコン薄膜）／バッファ層３（＝ｉ型ａ−ＳｉＣ）／ｎ型単結晶シリコン基板１からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、電極６へ到達し、正孔は、バッファ層３およびシリコン薄膜１１を介してｐ型非晶質半導体層４へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達する。

この場合、正孔は、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面で再結合が抑制されてｐ型非晶質半導体層４へ到達する。

一方、電極６へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して電極６から透明導電膜５へ到達し、ｐ型非晶質半導体層４から透明導電膜５へ到達した正孔と再結合する。

これによって、光電変換素子１０Ｂにおいて発生した電流が外部負荷に流れる。

光電変換素子１０Ｂにおいては、上述したように、ｎ型単結晶シリコン基板１とバッファ層３との界面およびバッファ層３とシリコン薄膜１１との界面における正孔の再結合が抑制されるので、光照射後においても、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１０と同様に光電変換素子１０Ｂの光劣化率を減少できる。

なお、光電変換素子１０，１０Ａ，１０Ｂは、ｎ型単結晶シリコン基板１に代えてｎ型多結晶シリコン基板を備えていてもよい。この場合、ｎ型多結晶シリコン基板は、例えば、０．１〜１．０Ω・ｃｍの比抵抗を有する。また、ｎ型多結晶シリコン基板は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。そして、ｎ型多結晶シリコン基板を用いた場合も、光電変換素子１０，１０Ａ，１０Ｂは、上述した方法によって製造される。

また、光電変換素子１０，１０Ａ，１０Ｂにおいては、ｎ型単結晶シリコン基板１（またはｎ型多結晶シリコン基板）のｐ型非晶質半導体層４側の表面は、凹凸化（テクスチャ化）されていてもよい。

上記においては、バッファ層３とｎ型単結晶シリコン基板１との間に配置されたシリコン薄膜２と、バッファ層３とを備える光電変換素子１０、バッファ層７とバッファ層８との間に配置されたシリコン薄膜９と、バッファ層７，８とを備える光電変換素子１０Ａ、およびｐ型非晶質半導体層４とバッファ層３との間に配置されたシリコン薄膜１１と、バッファ層３とを備える光電変換素子１０Ｂについて説明した。

従って、実施の形態１による光電変換素子は、ｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）と、炭素原子の含有量を基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）よりも少なくしたバッファ層３（またはバッファ層７，８）とを備えていればよい。

［実施の形態２］
図５は、実施の形態２による光電変換素子の構成を示す断面図である。図５を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のｎ型単結晶シリコン基板１をｐ型単結晶シリコン基板１０１に代え、ｐ型非晶質半導体層４をｎ型非晶質半導体層１０４に代えたものであり、その他は、光電変換素子１０と同じである。

ｐ型単結晶シリコン基板１０１は、例えば、（１００）の面方位を有し、０．１〜１．０Ω・ｃｍの比抵抗を有する。そして、ｐ型単結晶シリコン基板１０１は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。

ｎ型非晶質半導体層１０４は、例えば、ｎ型ａ−ＳｉＣからなり、８〜９ｎｍの膜厚を有する。また、ｎ型非晶質半導体層１０４は、２．０５ｅＶの光学バンドギャップを有する。そして、ｎ型非晶質半導体層１０４は、バッファ層３に接して配置される。

光電変換素子１００においては、透明導電膜５は、ｎ型非晶質半導体層１０４に接して配置され、電極６は、ｐ型単結晶シリコン基板１０１に接して配置される。

光電変換素子１００の製造方法について説明する。光電変換素子１００も、上述したプラズマ装置を用いてプラズマＣＶＤ法によって製造される。

光電変換素子１００の製造が開始されると、ｐ型単結晶シリコン基板１０１をエタノール等で超音波洗浄して脱脂し、その後、ｐ型単結晶シリコン基板１０１をフッ酸中に浸漬してｐ型単結晶シリコン基板１０１の表面に形成された自然酸化膜を除去するとともに、ｐ型単結晶シリコン基板１０１の表面を水素で終端する。

ｐ型単結晶シリコン基板１０１の洗浄が終了すると、ｐ型単結晶シリコン基板１０１をプラズマ装置の仕込室の基板ホルダー上に配置する。

そして、仕込室の排気機構は、１×１０^−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ｐ型単結晶シリコン基板１０１の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１，ＣＢ３の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。

ｐ型単結晶シリコン基板１０１の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ｐ型単結晶シリコン基板１０１は、仕込室から反応室ＣＢ１へ搬送される。

シリコン薄膜２、バッファ層３およびｎ型非晶質半導体層１０４を形成するときの材料ガスの流量を表２に示す。

ｐ型単結晶シリコン基板１０１が反応室ＣＢ１へ搬送されると、上述した方法によって、シリコン薄膜２およびバッファ層３をｐ型単結晶シリコン基板１０１上に順次堆積する。

そして、仕切バルブを開け、バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を反応室ＣＢ１から反応室ＣＢ３へ搬送する。

バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１が反応室ＣＢ３へ搬送されると、１０ｓｃｃｍのＳｉＨ_４ガスと、１５０ｓｃｃｍのＨ_２ガスと、水素希釈された５０ｓｃｃｍのフォスフィン（ＰＨ_３）ガスと、２５２ｓｃｃｍのＣＨ_４ガスとを反応室ＣＢ３に流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ^２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＰＨ_３ガスの濃度は、例えば、０．２％である。

これによって、反応室ＣＢ３内でプラズマが発生し、ｎ型非晶質半導体層１０４としてのｎ型ａ−ＳｉＣがバッファ層３上に堆積される。

ｎ型非晶質半導体層１０４の膜厚が８〜９ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ_４ガス、Ｈ_２ガス、ＣＨ_４ガスおよびＰＨ_３ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０^−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を反応室ＣＢ３から取出室へ搬送する。

その後、取出室でｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を室温まで冷却した後、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１を取出室から取出し、ｎ型非晶質半導体層１０４／バッファ層３／シリコン薄膜２／ｐ型単結晶シリコン基板１０１をスパッタ装置にセットする。

そして、上述した方法によって透明導電膜５を形成し、その後、蒸着装置を用いて電極６を形成する。これによって、光電変換素子１００が完成する。

なお、その他の製造方法は、光電変換素子１０の製造方法と同じである。

光電変換素子１００においては、太陽光は、透明導電膜５側から光電変換素子１００に入射する。そして、電子および正孔は、主に、ｐ型単結晶シリコン基板１０１において光励起される。

ｐ型単結晶シリコン基板１０１において光励起された電子および正孔は、ｎ型非晶質半導体層１０４／バッファ層３（＝ｉ型ａ−ＳｉＣ）／シリコン薄膜２（＝ｉ型シリコン薄膜）／ｐ型単結晶シリコン基板１０１からなるｐｉｎ接合による内部電界によって分離される。そして、電子（＝少数キャリア）は、シリコン薄膜２およびバッファ層３を介してｎ型非晶質半導体層１０４へ到達し、ｎ型非晶質半導体層１０４から透明導電膜５へ到達し、正孔は、電極６へ到達する。

透明導電膜５へ到達した電子は、透明導電膜５と電極６との間に接続された外部負荷を介して透明導電膜５から電極６へ到達し、電極６へ到達した正孔と再結合する。

これによって、光電変換素子１００において発生した電流が外部負荷に流れる。

上述したように、光電変換素子１００は、ｐ型単結晶シリコン基板１０１とバッファ層３との間に配置されたシリコン薄膜２と、炭素原子の含有量を基準値よりも少なくしたバッファ層３とを備えるので、ｐ型単結晶シリコン基板１０１において光励起された電子（＝小数キャリア）は、光照射後においてもｎ型非晶質半導体層１０４へ到達し易くなり、短絡光電流（Ｊｓｃ）が大きくなる。従って、光電変換素子１００の変換効率の光劣化率を低減できる。

なお、実施の形態２による光電変換素子１００は、ｐ型単結晶シリコン基板１０１に代えてｐ型多結晶シリコン基板を備えていてもよい。この場合、ｐ型多結晶シリコン基板は、例えば、０．１〜１．０Ω・ｃｍの比抵抗を有する。また、ｐ型多結晶シリコン基板は、１００〜３００μｍの厚みを有し、好ましくは、１００〜２００μｍの厚みを有する。そして、ｐ型多結晶シリコン基板を用いた場合も、光電変換素子１００は、上述した方法によって製造される。

また、実施の形態２においては、ｐ型単結晶シリコン基板１０１（またはｐ型多結晶シリコン基板）のシリコン薄膜２側の表面は、凹凸化（テクスチャ化）されていてもよい。

更に、実施の形態２による光電変換素子１００は、シリコン薄膜２およびバッファ層３に代えて、シリコン薄膜９およびバッファ層７，８を備えていてもよく、シリコン薄膜１１およびバッファ層３を備えていてもよい。つまり、光電変換素子１０から光電変換素子１０Ａ（または光電変換素子１０Ｂ）への変更と同じ変更を光電変換素子１００に適用してもよい。従って、実施の形態２による光電変換素子１００は、ｐ型単結晶シリコン基板１０１（またはｐ型多結晶シリコン基板）とｎ型非晶質半導体層１０４との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）と、バッファ層３（またはバッファ層７，８）とを備えていればよい。

実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。

上述した実施の形態１においては、ｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）と、バッファ層３（またはバッファ層７，８）とを備える光電変換素子１０，１０Ａ，１０Ｂについて説明し、実施の形態２においては、ｎ型非晶質半導体層１０４とｐ型単結晶シリコン基板１０１との間に配置されたシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）と、バッファ層３（またはバッファ層７，８）とを備える光電変換素子１００について説明した。

従って、この発明の実施の形態による光電変換素子は、第１の導電型を有する結晶シリコン基板と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、結晶シリコン基板上に堆積された半導体層と、半導体層と結晶シリコン基板との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、半導体層と結晶シリコン基板との間に設けられたシリコン薄膜とを備え、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなっていればよい。

また、上述したように、光電変換素子１０，１０Ａ，１０Ｂの製造方法は、炭素原子の含有量が基準値よりも少なくなるようにバッファ層３（またはバッファ層７，８）をｎ型単結晶シリコン基板１上に堆積する工程と、ｐ型非晶質半導体層４とｎ型単結晶シリコン基板１との間に配置されるようにシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を形成する工程を備える。また、光電変換素子１００の製造方法は、炭素原子の含有量が基準値よりも少なくなるようにバッファ層３（またはバッファ層７，８）をｐ型単結晶シリコン基板１０１上に堆積する工程と、ｎ型非晶質半導体層１０４とｐ型単結晶シリコン基板１０１との間に配置されるようにシリコン薄膜（シリコン薄膜２，９，１１と同じ膜構造からなる薄膜）を形成する工程を備える。

従って、この発明の実施の形態による光電変換素子の製造方法は、第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるように堆積する第１の工程と、第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層をバッファ層上に堆積する第２の工程と、半導体層と結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備え、基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなっていればよい。

また、光電変換素子１０，１０Ａ，１０Ｂ，１００の製造方法においては、バッファ層３（またはバッファ層７，８）は、炭素原子用の材料ガスであるＣＨ_４ガスの流量を２５２ｓｃｃｍよりも少なくして形成されるので、バッファ層を形成する第１の工程において、バッファ層は、炭素原子用の材料ガスを基準流量よりも少なくして堆積され、基準流量は、バッファ層３（またはバッファ層７，８）における炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）になるときの流量であればよい。そして、炭素原子用の材料ガスを基準流量よりも少なくしてバッファ層３（またはバッファ層７，８）を堆積する場合、炭素原子用の材料ガスの流量を基準流量よりも少ない範囲において炭素原子用の材料ガスの流量を一定に保持して、または炭素原子用の材料ガスの流量を徐々に増加しながらバッファ層３（またはバッファ層７，８）が堆積される。

更に、光電変換素子１０，１０Ａ，１０Ｂ，１００の製造方法においては、バッファ層３（またはバッファ層７，８）は、膜厚を６〜７ｎｍよりも薄い３〜５ｎｍに設定して形成されるので、バッファ層を形成する第１の工程において、バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、基準膜厚は、バッファ層における炭素原子の含有量が基準値（＝３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲）になるときの膜厚であればよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、光電変換素子および光電変換素子の製造方法に適用される。

１ ｎ型単結晶シリコン基板、２，９，１１ シリコン薄膜、３，７，８ バッファ層、４ ｐ型非晶質半導体層、５ 透明導電膜、６ 電極、１０，１０Ａ，１０Ｂ，１００ 光電変換素子、１０１ ｐ型単結晶シリコン基板、１０４ ｎ型非晶質半導体層。

Claims (24)

1. 第１の導電型を有する結晶シリコン基板と、
   前記第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなり、前記結晶シリコン基板上に堆積された半導体層と、
   前記半導体層と前記結晶シリコン基板との間に設けられるとともにアモルファスシリコンカーバイドからなり、炭素原子の含有量が基準値よりも少ないバッファ層と、
   前記半導体層と前記結晶シリコン基板との間に設けられたシリコン薄膜とを備え、
   前記基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなる、光電変換素子。
2. 前記バッファ層における炭素原子の含有量は、前記半導体層から前記結晶シリコン基板へ向かう方向において徐々に減少している、請求項１に記載の光電変換素子。
3. 前記バッファ層における炭素原子の含有量は、前記バッファ層の厚み方向において略一定である、請求項１に記載の光電変換素子。
4. 前記バッファ層の膜厚は、基準膜厚よりも薄く、
   前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項１に記載の光電変換素子。
5. 前記シリコン薄膜は、前記バッファ層と前記結晶シリコン基板との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
6. 前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項１から請求項４のいずれか１項に記載の光電変換素子。
7. 前記シリコン薄膜は、前記半導体層と前記バッファ層との間に配置される、請求項１から請求項４のいずれか１項に記載の光電変換素子。
8. 前記シリコン薄膜は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる、請求項１から請求項７のいずれか１項に記載の光電変換素子。
9. 前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項１から請求項８のいずれか１項に記載の光電変換素子。
10. 前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項１から請求項８のいずれか１項に記載の光電変換素子。
11. 前記第１の導電型は、ｎ型であり、
    前記第２の導電型は、ｐ型である、請求項９または請求項１０に記載の光電変換素子。
12. 前記第１の導電型は、ｐ型であり、
    前記第２の導電型は、ｎ型である、請求項９または請求項１０に記載の光電変換素子。
13. 第１の導電型を有する結晶シリコン基板上にアモルファスシリコンカーバイドからなるバッファ層を炭素原子の含有量が基準値よりも少なくなるように堆積する第１の工程と、
    前記第１の導電型と反対の導電型である第２の導電型を有するアモルファスシリコンカーバイドからなる半導体層を前記バッファ層上に堆積する第２の工程と、
    前記半導体層と前記結晶シリコン基板との間に配置されるようにシリコン薄膜を堆積する第３の工程とを備え、
    前記基準値は、３×１０^１４（個／ｃｍ^２）〜１．２×１０^１６（個／ｃｍ^２）の範囲、または３×１０^１４（個／ｃｍ^２）〜１．４×１０^１６（個／ｃｍ^２）の範囲からなる、光電変換素子の製造方法。
14. 前記第１の工程において、前記バッファ層は、炭素原子用の材料ガスの流量を基準流量よりも少なくして堆積され、
    前記基準流量は、前記バッファ層における炭素原子の含有量が前記基準値になるときの流量である、請求項１３に記載の光電変換素子の製造方法。
15. 前記第１の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を徐々に増加しながら堆積される、請求項１４に記載の光電変換素子の製造方法。
16. 前記第１の工程において、前記バッファ層は、前記基準流量よりも少ない範囲において前記炭素原子用の材料ガスの流量を略一定に保持して堆積される、請求項１４に記載の光電変換素子の製造方法。
17. 前記第１の工程において、前記バッファ層は、膜厚を基準膜厚よりも薄くして堆積され、
    前記基準膜厚は、前記バッファ層における炭素原子の含有量が前記基準値になるときの膜厚である、請求項１３に記載の光電変換素子の製造方法。
18. 前記第３の工程は、前記第１の工程の前に実行される、請求項１３から請求項１７のいずれか１項に記載の光電変換素子の製造方法。
19. 前記バッファ層は、第１および第２のバッファ層からなり、
    前記第１の工程は、
    前記第１のバッファ層を前記結晶シリコン基板上に堆積する第１のサブ工程と、
    前記第２のバッファ層を前記第１のバッファ層上に堆積する第２のサブ工程とを含み、
    前記第３の工程は、前記第１のサブ工程と前記第２のサブ工程との間に実行される、請求項１３から請求項１７のいずれか１項に記載の光電変換素子の製造方法。
20. 前記第３の工程は、前記第１の工程と前記第２の工程との間に実行される、請求項１３から請求項１７のいずれか１項に記載の光電変換素子の製造方法。
21. 前記結晶シリコン基板は、単結晶シリコン基板からなる、請求項１３から請求項２０のいずれか１項に記載の光電変換素子の製造方法。
22. 前記結晶シリコン基板は、多結晶シリコン基板からなる、請求項１３から請求項２０のいずれか１項に記載の光電変換素子の製造方法。
23. 前記第１の導電型は、ｎ型であり、
    前記第２の導電型は、ｐ型である、請求項２１または請求項２２に記載の光電変換素子の製造方法。
24. 前記第１の導電型は、ｐ型であり、
    前記第２の導電型は、ｎ型である、請求項２１または請求項２２に記載の光電変換素子の製造方法。

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