JP2013085327A - 耐圧保護回路 - Google Patents
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Abstract
【解決手段】耐圧保護回路1は、キャパシタC1、C3と、インダクタL1、L2と、スイッチ素子Q3と、制御回路10と、を備える。キャパシタC1の他方の電極には、直流電源Vinの正極が接続され、キャパシタC1はサージ電圧を吸収する。キャパシタC3の一方の電極には、ダイオードD4を介して直流電源Vinの正極が接続される。キャパシタC1の一方の電極には、インダクタL1を介してキャパシタC3の他方の電極が接続されるとともに、スイッチ素子Q3のドレインが接続される。スイッチ素子Q3のソースには、直流電源Vinの負極が接続され、スイッチ素子Q3のゲートには、制御回路10が接続される。制御回路10は、キャパシタC1の端子間電圧が閾値電圧以上であれば、スイッチ素子Q3をスイッチングさせる。
【選択図】図1
Description
図2は、第1の従来例に係る耐圧保護回路100を備えるスイッチング回路BBの回路図である。スイッチング回路BBは、耐圧保護回路100に加えて、キャパシタC2と、ダイオードD2と、スイッチ素子Q1と、トランスTと、直流電源Vinと、を備える。耐圧保護回路100は、キャパシタC1と、ダイオードD1と、抵抗R1と、を備え、いわゆるスナバ回路を形成する。
以上の構成を備えるスイッチング回路BBは、スイッチ素子Q1をスイッチングさせることで2次巻線W2に起電力を発生させ、ダイオードD2で整流し、キャパシタC2で平滑化して、出力端子OUT1、OUT2から出力する。また、スイッチング回路BBは、スイッチング回路BBに発生するサージ電圧を耐圧保護回路100で吸収して、スイッチ素子Q1のコレクタ−エミッタ間電圧VCEQ1がスイッチ素子Q1の耐圧を超えてしまうのを防止する。
図4は、第2の従来例に係る耐圧保護回路100Aを備えるスイッチング回路CCの回路図である。スイッチング回路CCは、図3に示した第1の従来例に係るスイッチング回路BBとは、耐圧保護回路100の代わりに耐圧保護回路100Aを備える点が異なる。なお、スイッチング回路CCにおいて、スイッチング回路BBと同一構成要件については、同一符号を付し、その説明を省略する。
耐圧保護回路100Aは、キャパシタC1と、ダイオードD1、D3と、インダクタL1と、PチャネルMOSFETで構成されるスイッチ素子Q2と、抵抗R2、R3と、制御回路110と、を備える。
以上の構成を備えるスイッチング回路CCは、スイッチング回路BBと同様に、スイッチ素子Q1をスイッチングさせることで2次巻線W2に起電力を発生させ、ダイオードD2で整流し、キャパシタC2で平滑化して、出力端子OUT1、OUT2から出力する。また、スイッチング回路CCは、スイッチング回路BBと同様に、スイッチング回路CCに発生するサージ電圧を耐圧保護回路100Aで吸収して、スイッチ素子Q1のコレクタ−エミッタ間電圧VCEQ1がスイッチ素子Q1の耐圧を超えてしまうのを防止する。
まず、制御回路110の動作について説明する。制御回路110には、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧を、抵抗R2、R3で抵抗分割したものが、印加される。制御回路110は、印加された電圧が特定電圧以上である場合には、スイッチ素子Q2をオン状態にし、印加された電圧が特定電圧未満である場合には、スイッチ素子Q2をオフ状態にする。
(1) 本発明は、サージ電圧を吸収する耐圧保護回路(例えば、図1の耐圧保護回路1に相当)であって、2つの電極のうち低電位側の電極に直流電源(例えば、図1の直流電源Vinに相当)の正極が接続され、前記サージ電圧を吸収する第1キャパシタ(例えば、図1のキャパシタC1に相当)と、前記直流電源の正極に一方の電極が接続された第2キャパシタ(例えば、図1のキャパシタC3に相当)と、前記第1キャパシタの2つの電極のうち高電位側の電極と、前記第2キャパシタの他方の電極と、を接続する第1インダクタ(例えば、図1のインダクタL1に相当)と、前記直流電源に並列接続された第2インダクタ(例えば、図1のインダクタL2に相当)と、前記直流電源の負極に第1端子(例えば、後述のソースに相当)が接続され、前記第2キャパシタの他方の電極に第2端子(例えば、後述のドレインに相当)が接続され、当該第1端子を基準とした制御端子(例えば、後述のゲートに相当)の電圧に応じて当該第1端子と当該第2端子とがオンオフする耐圧保護用スイッチ素子(例えば、図1のスイッチ素子Q3に相当)と、前記第1キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第1キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段(例えば、図1の制御回路10に相当)と、を備えることを特徴とする耐圧保護回路を提案している。
図1は、本発明の一実施形態に係る耐圧保護回路1を備えるスイッチング回路AAの回路図である。スイッチング回路AAは、図4に示した第2の従来例に係るスイッチング回路CCとは、耐圧保護回路100Aの代わりに耐圧保護回路1を備える点が異なる。なお、スイッチング回路AAにおいて、スイッチング回路CCと同一構成要件については、同一符号を付し、その説明を省略する。
耐圧保護回路1は、キャパシタC1、C3と、ダイオードD1、D4と、インダクタL1、L2と、NチャネルMOSFETで構成されるスイッチ素子Q3と、抵抗R2、R3と、制御回路10と、を備える。
以上の構成を備えるスイッチング回路AAは、スイッチング回路CCと同様に、スイッチ素子Q1をスイッチングさせることで2次巻線W2に起電力を発生させ、ダイオードD2で整流し、キャパシタC2で平滑化して、出力端子OUT1、OUT2から出力する。また、スイッチング回路AAは、スイッチング回路CCと同様に、スイッチング回路AAに発生するサージ電圧を耐圧保護回路1で吸収して、スイッチ素子Q1のコレクタ−エミッタ間電圧VCEQ1がスイッチ素子Q1の耐圧を超えてしまうのを防止する。
まず、制御回路10の動作について説明する。制御回路10には、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧を、抵抗R2、R3で抵抗分割したものが、印加される。制御回路10は、印加された電圧が予め定められた規定電圧未満である場合には、スイッチ素子Q3をオフ状態にし、印加された電圧が規定電圧以上である場合には、予め定められた周波数でスイッチ素子Q3をスイッチングさせる。
10、110;制御回路
AA、BB、CC;スイッチング回路
C1〜C3;キャパシタ
D1〜D4;ダイオード
L1、L2;インダクタ
Q1〜Q3;スイッチ素子
R1〜R3;抵抗
T;トランス
Vin;直流電源
Claims (4)
- サージ電圧を吸収する耐圧保護回路であって、
2つの電極のうち低電位側の電極に直流電源の正極が接続され、前記サージ電圧を吸収する第1キャパシタと、
前記直流電源の正極に一方の電極が接続された第2キャパシタと、
前記第1キャパシタの2つの電極のうち高電位側の電極と、前記第2キャパシタの他方の電極と、を接続する第1インダクタと、
前記直流電源に並列接続された第2インダクタと、
前記直流電源の負極に第1端子が接続され、前記第2キャパシタの他方の電極に第2端子が接続され、当該第1端子を基準とした制御端子の電圧に応じて当該第1端子と当該第2端子とがオンオフする耐圧保護用スイッチ素子と、
前記第1キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第1キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段と、を備えることを特徴とする耐圧保護回路。 - 一端から他端に向かって電流を流す一方向性素子を備え、
前記一方向性素子の一端には、前記第2キャパシタの一方の電極と、前記第2インダクタと、が接続され、
前記一方向性素子の他端には、前記直流電源の正極が接続されることを特徴とする請求項1に記載の耐圧保護回路。 - 前記耐圧保護用スイッチ素子は、NチャネルMOSFETであることを特徴とする請求項1または2に記載の耐圧保護回路。
- 第1抵抗と、
前記第1抵抗に直列接続された第2抵抗と、を備え、
前記第1抵抗と前記第2抵抗とを直列接続したものは、前記第1キャパシタと前記直流電源とを直列接続したものに、並列接続され、
前記制御手段は、
前記第1抵抗と前記第2抵抗との接続点の電圧が予め定められた規定電圧未満である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧未満であるとして、前記耐圧保護用スイッチ素子をオフ状態にし、
前記第1抵抗と前記第2抵抗との接続点の電圧が前記規定電圧以上である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧以上であるとして、前記耐圧保護用スイッチ素子をスイッチングさせることを特徴とする請求項1から3のいずれかに記載の耐圧保護回路。
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2011
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