JP2013085327A

JP2013085327A - 耐圧保護回路

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Publication number: JP2013085327A
Application number: JP2011221884A
Authority: JP
Inventors: Hiroshi Jo; 寛史城; Kazuyuki Sashita; 和之指田
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2011-10-06
Filing date: 2011-10-06
Publication date: 2013-05-09
Anticipated expiration: 2031-10-06
Also published as: JP5841796B2

Abstract

【課題】スイッチ素子の耐圧保護回路について、損失を抑制しつつ、設計容易性を向上させること。
【解決手段】耐圧保護回路１は、キャパシタＣ１、Ｃ３と、インダクタＬ１、Ｌ２と、スイッチ素子Ｑ３と、制御回路１０と、を備える。キャパシタＣ１の他方の電極には、直流電源Ｖｉｎの正極が接続され、キャパシタＣ１はサージ電圧を吸収する。キャパシタＣ３の一方の電極には、ダイオードＤ４を介して直流電源Ｖｉｎの正極が接続される。キャパシタＣ１の一方の電極には、インダクタＬ１を介してキャパシタＣ３の他方の電極が接続されるとともに、スイッチ素子Ｑ３のドレインが接続される。スイッチ素子Ｑ３のソースには、直流電源Ｖｉｎの負極が接続され、スイッチ素子Ｑ３のゲートには、制御回路１０が接続される。制御回路１０は、キャパシタＣ１の端子間電圧が閾値電圧以上であれば、スイッチ素子Ｑ３をスイッチングさせる。
【選択図】図１

Description

本発明は、耐圧保護回路に関する。

従来、耐圧保護回路として、スナバ回路が用いられている（例えば、特許文献１参照）。

＜スイッチング回路ＢＢおよび耐圧保護回路１００の構成＞
図２は、第１の従来例に係る耐圧保護回路１００を備えるスイッチング回路ＢＢの回路図である。スイッチング回路ＢＢは、耐圧保護回路１００に加えて、キャパシタＣ２と、ダイオードＤ２と、スイッチ素子Ｑ１と、トランスＴと、直流電源Ｖｉｎと、を備える。耐圧保護回路１００は、キャパシタＣ１と、ダイオードＤ１と、抵抗Ｒ１と、を備え、いわゆるスナバ回路を形成する。

トランスＴは、１次巻線Ｗ１および２次巻線Ｗ２を備える。

１次巻線Ｗ１の一端には、直流電源Ｖｉｎの正極が接続され、１次巻線Ｗ１の他端には、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）で構成されるスイッチ素子Ｑ１のコレクタが接続される。スイッチ素子Ｑ１のエミッタには、直流電源Ｖｉｎの負極と、基準電位源ＧＮＤと、が接続される。スイッチ素子Ｑ１のコレクタには、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードには、キャパシタＣ１を介して直流電源Ｖｉｎの正極が接続される。キャパシタＣ１には、抵抗Ｒ１が並列接続される。

２次巻線Ｗ２の一端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴ１が接続される。２次巻線Ｗ２の他端には、出力端子ＯＵＴ２が接続される。出力端子ＯＵＴ１と出力端子ＯＵＴ２とは、キャパシタＣ２を介して接続される。

＜スイッチング回路ＢＢおよび耐圧保護回路１００の動作＞
以上の構成を備えるスイッチング回路ＢＢは、スイッチ素子Ｑ１をスイッチングさせることで２次巻線Ｗ２に起電力を発生させ、ダイオードＤ２で整流し、キャパシタＣ２で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。また、スイッチング回路ＢＢは、スイッチング回路ＢＢに発生するサージ電圧を耐圧保護回路１００で吸収して、スイッチ素子Ｑ１のコレクタ−エミッタ間電圧ＶＣＥ_Ｑ１がスイッチ素子Ｑ１の耐圧を超えてしまうのを防止する。

図３は、スイッチング回路ＢＢにおけるスイッチ素子Ｑ１のコレクタ−エミッタ間電圧ＶＣＥ_Ｑ１を示す図である。Ｖ_Ｃ１は、キャパシタＣ１の定格電圧を示し、Ｖ_Ｖｉｎは、直流電源Ｖｉｎの電源電圧を示す。

時刻ｔ１より前の期間では、図示しない制御部によりスイッチ素子Ｑ１をオフ状態にしている。このため、コレクタ−エミッタ間電圧ＶＣＥ_Ｑ１は、電源電圧Ｖ_Ｖｉｎと略等しい。

時刻ｔ１において、図示しない制御部によりスイッチ素子Ｑ１をオン状態にする。これによれば、コレクタ−エミッタ間電圧ＶＣＥ_Ｑ１は、略ゼロまで低下する。

時刻ｔ２において、図示しない制御部によりスイッチ素子Ｑ１をオフ状態にする。これによれば、スイッチング回路ＢＢにサージ電圧が発生し、コレクタ−エミッタ間電圧ＶＣＥ_Ｑ１は、図３の一点鎖線で示すように上昇しようとする。しかしながら、このサージ電圧は、ダイオードＤ１を介してキャパシタＣ１に印加され、キャパシタＣ１に吸収される。このため、コレクタ−エミッタ間電圧ＶＣＥ_Ｑ１は、図３の実線で示すように、電源電圧Ｖ_Ｖｉｎに定格電圧Ｖ_Ｃ１を加算した電圧より高くはならない。

以上によれば、耐圧保護回路１００は、スイッチング回路ＢＢに発生するサージ電圧を吸収できる。このため、スイッチ素子Ｑ１にサージ電圧が印加されてしまい、コレクタ−エミッタ間電圧ＶＣＥ_Ｑ１がスイッチ素子Ｑ１の耐圧以上になってしまうのを防止できるので、スイッチ素子Ｑ１を耐圧保護できる。

ところで、耐圧保護回路１００がサージ電圧を吸収すると、キャパシタＣ１にエネルギーが蓄積される。このキャパシタＣ１に蓄積されたエネルギーは、抵抗Ｒ１により消費される。このため、耐圧保護回路１００の損失が大きくなってしまう。

＜スイッチング回路ＣＣの構成＞
図４は、第２の従来例に係る耐圧保護回路１００Ａを備えるスイッチング回路ＣＣの回路図である。スイッチング回路ＣＣは、図３に示した第１の従来例に係るスイッチング回路ＢＢとは、耐圧保護回路１００の代わりに耐圧保護回路１００Ａを備える点が異なる。なお、スイッチング回路ＣＣにおいて、スイッチング回路ＢＢと同一構成要件については、同一符号を付し、その説明を省略する。

＜耐圧保護回路１００Ａの構成＞
耐圧保護回路１００Ａは、キャパシタＣ１と、ダイオードＤ１、Ｄ３と、インダクタＬ１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２と、抵抗Ｒ２、Ｒ３と、制御回路１１０と、を備える。

抵抗Ｒ２と抵抗Ｒ３とは直列接続され、これら抵抗Ｒ２、Ｒ３を直列接続したものは、キャパシタＣ１と直流電源Ｖｉｎとを直列接続したものに、並列接続される。具体的には、キャパシタＣ１の一方の電極には、抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端には、抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には、直流電源Ｖｉｎの負極が接続される。直流電源Ｖｉｎの正極には、キャパシタＣ１の他方の電極が接続される。

キャパシタＣ１の一方の電極には、スイッチ素子Ｑ２のソースも接続される。スイッチ素子Ｑ２のドレインには、インダクタＬ１の一端と、ダイオードＤ３のアノードと、が接続される。インダクタＬ１の他端には、直流電源Ｖｉｎの正極が接続され、ダイオードＤ３のカソードには、直流電源Ｖｉｎの負極が接続される。スイッチ素子Ｑ２のゲートには、抵抗Ｒ２の他端および抵抗Ｒ３の一端に接続された制御回路１１０が接続される。

＜スイッチング回路ＣＣの動作＞
以上の構成を備えるスイッチング回路ＣＣは、スイッチング回路ＢＢと同様に、スイッチ素子Ｑ１をスイッチングさせることで２次巻線Ｗ２に起電力を発生させ、ダイオードＤ２で整流し、キャパシタＣ２で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。また、スイッチング回路ＣＣは、スイッチング回路ＢＢと同様に、スイッチング回路ＣＣに発生するサージ電圧を耐圧保護回路１００Ａで吸収して、スイッチ素子Ｑ１のコレクタ−エミッタ間電圧ＶＣＥ_Ｑ１がスイッチ素子Ｑ１の耐圧を超えてしまうのを防止する。

＜耐圧保護回路１００Ａの動作＞
まず、制御回路１１０の動作について説明する。制御回路１１０には、キャパシタＣ１の端子間電圧と、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎと、を積算した電圧を、抵抗Ｒ２、Ｒ３で抵抗分割したものが、印加される。制御回路１１０は、印加された電圧が特定電圧以上である場合には、スイッチ素子Ｑ２をオン状態にし、印加された電圧が特定電圧未満である場合には、スイッチ素子Ｑ２をオフ状態にする。

次に、以上の制御回路１１０を備える耐圧保護回路１００Ａの動作について説明する。耐圧保護回路１００Ａは、スイッチング回路ＣＣで発生したサージ電圧をキャパシタＣ１で吸収して、制御回路１１０に印加される電圧が予め定められた特定電圧まで上昇すると、以下の２つの手順により、キャパシタＣ１に蓄積されたエネルギーを直流電源Ｖｉｎに移動させる。

スイッチング回路ＣＣで発生したサージ電圧をキャパシタＣ１で吸収すると、キャパシタＣ１にエネルギーが蓄えられ、キャパシタＣ１の端子間電圧が上昇する。すると、制御回路１１０に印加される電圧も、キャパシタＣ１の端子間電圧の上昇に応じて上昇する。

制御回路１１０に印加された電圧が特定電圧まで上昇すると、耐圧保護回路１００Ａは、まず、第１の手順を行う。第１の手順では、制御回路１１０がスイッチ素子Ｑ２をオン状態にする。すると、キャパシタＣ１に蓄積されたエネルギーにより、キャパシタＣ１の一方の電極から、オン状態のスイッチ素子Ｑ２およびインダクタＬ１を介して、直流電源Ｖｉｎの正極に電流が流れる。これによれば、キャパシタＣ１に蓄積されたエネルギーによりインダクタＬ１に電流が流れ、キャパシタＣ１に蓄積されたエネルギーがインダクタＬ１に移動する。このため、キャパシタＣ１の端子間電圧が低下し、制御回路１１０に印加される電圧が低下する。

次に、制御回路１１０に印加される電圧が特定電圧未満まで低下すると、耐圧保護回路１００Ａは、第２の手順を行う。第２の手順では、制御回路１１０がスイッチ素子Ｑ２をオフ状態にする。すると、インダクタＬ１に蓄積されたエネルギーにより、インダクタＬ１の一端からダイオードＤ３を介して、直流電源Ｖｉｎの負極に電流が流れる。これによれば、インダクタＬ１に蓄積されたエネルギーが直流電源Ｖｉｎに移動する。

以上によれば、耐圧保護回路１００Ａは、スイッチング回路ＣＣに発生するサージ電圧を吸収して、スイッチ素子Ｑ１を耐圧保護できる。

また、耐圧保護回路１００Ａは、サージ電圧を吸収したことによりキャパシタＣ１に蓄積されたエネルギーを、直流電源Ｖｉｎに移動させる。このため、耐圧保護回路１００Ａの損失を抑制できる。

特開２０００−１３４９０７号公報

スイッチ素子Ｑ２のソースは、基準電位源ＧＮＤより電位の高いキャパシタＣ１の一方の電極に接続されている。このため、スイッチ素子Ｑ２は、いわゆるハイサイド側のスイッチ素子である。したがって、スイッチ素子Ｑ２を、ＰチャネルＭＯＳＦＥＴで構成する必要がある。しかしながら、このＰチャネルＭＯＳＦＥＴは、流通している種類が少ないため、耐圧保護回路１００Ａの設計容易性を向上させることが困難であった。

上述の課題を鑑み、本発明は、スイッチ素子の耐圧保護回路について、損失を抑制しつつ、設計容易性を向上させることを目的とする。

本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）本発明は、サージ電圧を吸収する耐圧保護回路（例えば、図１の耐圧保護回路１に相当）であって、２つの電極のうち低電位側の電極に直流電源（例えば、図１の直流電源Ｖｉｎに相当）の正極が接続され、前記サージ電圧を吸収する第１キャパシタ（例えば、図１のキャパシタＣ１に相当）と、前記直流電源の正極に一方の電極が接続された第２キャパシタ（例えば、図１のキャパシタＣ３に相当）と、前記第１キャパシタの２つの電極のうち高電位側の電極と、前記第２キャパシタの他方の電極と、を接続する第１インダクタ（例えば、図１のインダクタＬ１に相当）と、前記直流電源に並列接続された第２インダクタ（例えば、図１のインダクタＬ２に相当）と、前記直流電源の負極に第１端子（例えば、後述のソースに相当）が接続され、前記第２キャパシタの他方の電極に第２端子（例えば、後述のドレインに相当）が接続され、当該第１端子を基準とした制御端子（例えば、後述のゲートに相当）の電圧に応じて当該第１端子と当該第２端子とがオンオフする耐圧保護用スイッチ素子（例えば、図１のスイッチ素子Ｑ３に相当）と、前記第１キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第１キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段（例えば、図１の制御回路１０に相当）と、を備えることを特徴とする耐圧保護回路を提案している。

この発明によれば、第１キャパシタの端子間電圧が閾値電圧未満であれば、耐圧保護用スイッチ素子がオフ状態である。これによれば、第１キャパシタと直流電源とを直列接続したものに、第１インダクタと第２キャパシタと第２インダクタとを直列接続したものが、並列接続されることになる。このため、第２キャパシタが充電され、第２キャパシタの端子間電圧は、第１キャパシタの端子間電圧と、直流電源の電源電圧と、を積算した電圧に、略等しくなる。

サージ電圧を第１キャパシタが吸収して、第１キャパシタの端子間電圧が閾値電圧以上になると、耐圧保護用スイッチ素子がスイッチングする。

まず、上述のスイッチングにより耐圧保護用スイッチ素子がオン状態である場合について説明する。この場合、第１キャパシタの高電位側の電極から、第１インダクタおよびオン状態の耐圧保護用スイッチ素子を介して、直流電源の負極に電流が流れる。また、第１キャパシタの端子間電圧が閾値電圧未満である期間において充電された第２キャパシタの端子間電圧により、第２インダクタから、第２キャパシタおよびオン状態の耐圧保護用スイッチ素子を介して、直流電源の負極に電流が流れる。以上によれば、第１キャパシタに蓄積されたエネルギーにより、第１インダクタおよび第２インダクタに電流が流れ、第１キャパシタに蓄積されたエネルギーが、第１インダクタおよび第２インダクタに移動し、第１インダクタおよび第２インダクタにエネルギーが蓄積されることとなる。

次に、上述のスイッチングにより耐圧保護用スイッチ素子がオフ状態である場合について説明する。この場合、第１インダクタに蓄積されたエネルギーにより、第１インダクタから、第２キャパシタを介して、直流電源の正極に電流が流れる。また、第２インダクタに蓄積されたエネルギーにより、第２インダクタから、直流電源の正極に電流が流れる。以上によれば、第１インダクタおよび第２インダクタに蓄積されたエネルギーにより、第１インダクタおよび第２インダクタから直流電源の正極に電流が流れ、第１インダクタおよび第２インダクタに蓄積されたエネルギーが、直流電源に移動することとなる。

以上より、サージ電圧を吸収したことにより第１キャパシタに蓄積されたエネルギーを、直流電源に移動させることができる。このため、耐圧保護回路の損失を低減できる。

また、第１端子を基準とした制御端子の電圧に応じてオンオフする耐圧保護用スイッチ素子の第１端子は、直流電源の負極に接続される。このため、耐圧保護用スイッチ素子は、いわゆるローサイド側のスイッチ素子である。したがって、この耐圧保護用スイッチ素子を、上述のスイッチ素子Ｑ２のようにＰチャネルＭＯＳＦＥＴで構成する必要がない。よって、耐圧保護回路の設計容易性を向上させることができる。

（２）本発明は、（１）の耐圧保護回路について、一端（例えば、後述のアノードに相当）から他端（例えば、後述のカソードに相当）に向かって電流を流す一方向性素子（例えば、図１のダイオードＤ４に相当）を備え、前記一方向性素子の一端には、前記第２キャパシタの一方の電極と、前記第２インダクタと、が接続され、前記一方向性素子の他端には、前記直流電源の正極が接続されることを特徴とする耐圧保護回路を提案している。

この発明によれば、（１）の耐圧保護回路において、一方向性素子を設け、直流電源の正極から第２キャパシタや第２インダクタに電流が流れるのを防止する。このため、第１キャパシタに蓄積されたエネルギーを、第１インダクタおよび第２インダクタに的確に移動させ、第１インダクタおよび第２インダクタに蓄積されたエネルギーを、直流電源に的確に移動させることができる。

（３）本発明は、（１）または（２）の耐圧保護回路について、前記耐圧保護用スイッチ素子は、ＮチャネルＭＯＳＦＥＴであることを特徴とする耐圧保護回路を提案している。

ここで、ＮチャネルＭＯＳＦＥＴは、ＢＪＴ（ＢｉｐｏｌａｒＪｕｎｃｔｉｏｎＴｒａｎｓｉｓｔｏｒ）といった他のスイッチ素子と比べて、スイッチング速度の速い素子である。そこで、この発明によれば、（１）または（２）の耐圧保護回路において、耐圧保護用スイッチ素子をＮチャネルＭＯＳＦＥＴで構成することとした。このため、耐圧保護用スイッチ素子のオンオフを、第１キャパシタの端子間電圧の変化に対して迅速に追従させることができ、第１キャパシタと、第１インダクタおよび第２インダクタと、直流電源と、の間でのエネルギーの移動を、さらに的確に行うことができる。

（４）本発明は、（１）〜（３）のいずれかの耐圧保護回路について、第１抵抗（例えば、図１の抵抗Ｒ２に相当）と、前記第１抵抗に直列接続された第２抵抗（例えば、図１の抵抗Ｒ３に相当）と、を備え、前記第１抵抗と前記第２抵抗とを直列接続したものは、前記第１キャパシタと前記直流電源とを直列接続したものに、並列接続され、前記制御手段は、前記第１抵抗と前記第２抵抗との接続点の電圧が予め定められた規定電圧未満である場合には、前記第１キャパシタの端子間電圧が前記閾値電圧未満であるとして、前記耐圧保護用スイッチ素子をオフ状態にし、前記第１抵抗と前記第２抵抗との接続点の電圧が前記規定電圧以上である場合には、前記第１キャパシタの端子間電圧が前記閾値電圧以上であるとして、前記耐圧保護用スイッチ素子をスイッチングさせることを特徴とする耐圧保護回路を提案している。

この発明によれば、（１）〜（３）のいずれかの耐圧保護回路において、第１抵抗と、第１抵抗に直列接続された第２抵抗と、を設け、第１抵抗と第２抵抗とを直列接続したものを、第１キャパシタと直流電源とを直列接続したものに、並列接続することとした。また、制御手段により、第１抵抗と第２抵抗との接続点の電圧が規定電圧未満である場合には、第１キャパシタの端子間電圧が閾値電圧未満であるとして、耐圧保護用スイッチ素子をオフ状態にすることとした。また、制御手段により、第１抵抗と第２抵抗との接続点の電圧が規定電圧以上である場合には、第１キャパシタの端子間電圧が閾値電圧以上であるとして、耐圧保護用スイッチ素子をスイッチングさせることとした。このため、第１キャパシタの高電位側の電極が制御手段に直接接続されている場合と比べて、制御手段に印加される電圧レベルを下げることができる。

本発明によれば、耐圧保護回路の損失を低減できるとともに、耐圧保護回路の設計容易性を向上させることができる。

本発明の一実施形態に係る耐圧保護回路を備えるスイッチング回路の回路図である。第１の従来例に係る耐圧保護回路を備えるスイッチング回路の回路図である。前記耐圧保護回路の動作を説明するための図である。第２の従来例に係る耐圧保護回路を備えるスイッチング回路の回路図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜スイッチング回路ＡＡの構成＞
図１は、本発明の一実施形態に係る耐圧保護回路１を備えるスイッチング回路ＡＡの回路図である。スイッチング回路ＡＡは、図４に示した第２の従来例に係るスイッチング回路ＣＣとは、耐圧保護回路１００Ａの代わりに耐圧保護回路１を備える点が異なる。なお、スイッチング回路ＡＡにおいて、スイッチング回路ＣＣと同一構成要件については、同一符号を付し、その説明を省略する。

＜耐圧保護回路１の構成＞
耐圧保護回路１は、キャパシタＣ１、Ｃ３と、ダイオードＤ１、Ｄ４と、インダクタＬ１、Ｌ２と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３と、抵抗Ｒ２、Ｒ３と、制御回路１０と、を備える。

キャパシタＣ１の一方の電極には、インダクタＬ１の一端も接続される。インダクタＬ１の他端には、キャパシタＣ３の他方の電極が接続されるとともに、スイッチ素子Ｑ３のドレインが接続される。

直流電源Ｖｉｎの正極には、ダイオードＤ４を介してキャパシタＣ３の一方の電極が接続される。具体的には、直流電源Ｖｉｎの正極には、ダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードには、キャパシタＣ３の一方の電極が接続される。

直流電源Ｖｉｎには、ダイオードＤ４を介してインダクタＬ２が並列接続される。具体的には、直流電源Ｖｉｎの正極には、ダイオードＤ４のカソードが接続され、ダイオードＤ４のアノードには、インダクタＬ２の一端が接続され、インダクタＬ２の他端には、直流電源Ｖｉｎの負極が接続される。

スイッチ素子Ｑ３のソースには、直流電源Ｖｉｎの負極が接続される。スイッチ素子Ｑ３のゲートには、抵抗Ｒ２の他端および抵抗Ｒ３の一端に接続された制御回路１０が接続される。

＜スイッチング回路ＡＡの動作＞
以上の構成を備えるスイッチング回路ＡＡは、スイッチング回路ＣＣと同様に、スイッチ素子Ｑ１をスイッチングさせることで２次巻線Ｗ２に起電力を発生させ、ダイオードＤ２で整流し、キャパシタＣ２で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。また、スイッチング回路ＡＡは、スイッチング回路ＣＣと同様に、スイッチング回路ＡＡに発生するサージ電圧を耐圧保護回路１で吸収して、スイッチ素子Ｑ１のコレクタ−エミッタ間電圧ＶＣＥ_Ｑ１がスイッチ素子Ｑ１の耐圧を超えてしまうのを防止する。

＜耐圧保護回路１の動作＞
まず、制御回路１０の動作について説明する。制御回路１０には、キャパシタＣ１の端子間電圧と、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎと、を積算した電圧を、抵抗Ｒ２、Ｒ３で抵抗分割したものが、印加される。制御回路１０は、印加された電圧が予め定められた規定電圧未満である場合には、スイッチ素子Ｑ３をオフ状態にし、印加された電圧が規定電圧以上である場合には、予め定められた周波数でスイッチ素子Ｑ３をスイッチングさせる。

なお、制御回路１０に印加される電圧は、キャパシタＣ１の端子間電圧に応じて変化することになる。ここで、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎが略一定であるとともに、キャパシタＣ１の端子間電圧が閾値電圧になると、制御回路１０に印加される電圧が規定電圧に等しくなるものとすると、制御回路１０は、キャパシタＣ１の端子間電圧が閾値電圧未満である場合には、スイッチ素子Ｑ３をオフ状態にし、キャパシタＣ１の端子間電圧が閾値電圧以上である場合には、予め定められた周波数でスイッチ素子Ｑ３をスイッチングさせることになる。

キャパシタＣ１の端子間電圧が閾値電圧未満である期間では、制御回路１０は、上述のようにスイッチ素子Ｑ３をオフ状態にする。これによれば、キャパシタＣ１と直流電源Ｖｉｎとを直列接続したものに、インダクタＬ１とキャパシタＣ３とインダクタＬ２とを直列接続したものが、並列接続されることになる。このため、キャパシタＣ３が充電され、キャパシタＣ３の端子間電圧は、キャパシタＣ１の端子間電圧と、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎと、を積算した電圧に略等しくなる。

次に、以上の制御回路１０を備える耐圧保護回路１の動作について説明する。耐圧保護回路１は、スイッチング回路ＡＡで発生したサージ電圧をキャパシタＣ１で吸収して、キャパシタＣ１の端子間電圧が閾値電圧まで上昇すると、スイッチ素子Ｑ３をスイッチングさせて、キャパシタＣ１に蓄積されたエネルギーを直流電源Ｖｉｎに移動させる。

スイッチング回路ＡＡで発生したサージ電圧をキャパシタＣ１が吸収すると、キャパシタＣ１にエネルギーが蓄えられ、キャパシタＣ１の端子間電圧が上昇する。

キャパシタＣ１の端子間電圧が上述の閾値電圧まで上昇すると、耐圧保護回路１は、制御回路１０により、スイッチ素子Ｑ３をスイッチングさせる。

上述のスイッチングによりスイッチ素子Ｑ３がオン状態である場合には、キャパシタＣ１の一方の電極から、インダクタＬ１およびオン状態のスイッチ素子Ｑ３を介して、直流電源Ｖｉｎの負極に電流が流れる。また、キャパシタＣ１の端子間電圧が閾値電圧未満である期間において充電されたキャパシタＣ３の端子間電圧により、インダクタＬ２から、キャパシタＣ３およびオン状態のスイッチ素子Ｑ３を介して、直流電源Ｖｉｎの負極に電流が流れる。以上によれば、キャパシタＣ１に蓄積されたエネルギーにより、インダクタＬ１およびインダクタＬ２に電流が流れ、キャパシタＣ１に蓄積されたエネルギーが、インダクタＬ１およびインダクタＬ２に移動し、インダクタＬ１およびインダクタＬ２にエネルギーが蓄積されることとなる。

上述のスイッチングによりスイッチ素子Ｑ３がオフ状態である場合には、インダクタＬ１に蓄積されたエネルギーにより、インダクタＬ１から、キャパシタＣ３およびダイオードＤ４を介して、直流電源Ｖｉｎの正極に電流が流れる。また、インダクタＬ２に蓄積されたエネルギーにより、インダクタＬ２から、ダイオードＤ４を介して、直流電源Ｖｉｎの正極に電流が流れる。以上によれば、インダクタＬ１およびインダクタＬ２に蓄積されたエネルギーにより、インダクタＬ１およびインダクタＬ２から直流電源Ｖｉｎの正極に電流が流れ、インダクタＬ１およびインダクタＬ２に蓄積されたエネルギーが、直流電源Ｖｉｎに移動することとなる。

以上の耐圧保護回路１によれば、以下の効果を奏することができる。

耐圧保護回路１は、スイッチング回路ＡＡでサージ電圧が発生すると、このサージ電圧をキャパシタＣ１で吸収する。このため、スイッチ素子Ｑ１を耐圧保護できる。

また、耐圧保護回路１は、サージ電圧を吸収したことによりキャパシタＣ１に蓄積されたエネルギーを、直流電源Ｖｉｎに移動させることができる。このため、耐圧保護回路１の損失を低減できる。

また、耐圧保護回路１では、スイッチ素子Ｑ３のソースは、基準電位源ＧＮＤに接続される。このため、スイッチ素子Ｑ３は、いわゆるローサイド側のスイッチ素子である。したがって、このスイッチ素子Ｑ３を、図４に示したスイッチ素子Ｑ２のようにＰチャネルＭＯＳＦＥＴで構成する必要がない。よって、耐圧保護回路１の設計容易性を向上させることができる。

また、耐圧保護回路１は、ダイオードＤ４により、直流電源Ｖｉｎの正極からキャパシタＣ３やインダクタＬ２に電流が流れるのを防止する。このため、キャパシタＣ１に蓄積されたエネルギーを、インダクタＬ１およびインダクタＬ２に的確に移動させ、インダクタＬ１およびインダクタＬ２に蓄積されたエネルギーを、直流電源Ｖｉｎに的確に移動させることができる。

また、耐圧保護回路１では、スイッチ素子Ｑ３がＮチャネルＭＯＳＦＥＴで構成されている。ここで、ＮチャネルＭＯＳＦＥＴは、ＢＪＴといった他のスイッチ素子と比べて、スイッチング速度の速い素子である。このため、スイッチ素子Ｑ３のオンオフを、キャパシタＣ１の端子間電圧の変化に対して迅速に追従させることができ、キャパシタＣ１と、インダクタＬ１、Ｌ２と、直流電源Ｖｉｎと、の間でのエネルギーの移動を、さらに的確に行うことができる。

また、耐圧保護回路１では、制御回路１０に、キャパシタＣ１の端子間電圧と、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎと、を積算した電圧を、抵抗Ｒ２、Ｒ３で抵抗分割したものが、印加される。このため、制御回路１０にキャパシタＣ１の一方の電極を直接接続した場合、すなわち制御回路１０に、キャパシタＣ１の端子間電圧と、直流電源Ｖｉｎの電源電圧Ｖ_Ｖｉｎと、を積算した電圧が印加される場合と比べて、制御回路１０に印加される電圧レベルを下げることができる。

本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

１、１００、１００Ａ；耐圧保護回路
１０、１１０；制御回路
ＡＡ、ＢＢ、ＣＣ；スイッチング回路
Ｃ１〜Ｃ３；キャパシタ
Ｄ１〜Ｄ４；ダイオード
Ｌ１、Ｌ２；インダクタ
Ｑ１〜Ｑ３；スイッチ素子
Ｒ１〜Ｒ３；抵抗
Ｔ；トランス
Ｖｉｎ；直流電源

Claims

サージ電圧を吸収する耐圧保護回路であって、
２つの電極のうち低電位側の電極に直流電源の正極が接続され、前記サージ電圧を吸収する第１キャパシタと、
前記直流電源の正極に一方の電極が接続された第２キャパシタと、
前記第１キャパシタの２つの電極のうち高電位側の電極と、前記第２キャパシタの他方の電極と、を接続する第１インダクタと、
前記直流電源に並列接続された第２インダクタと、
前記直流電源の負極に第１端子が接続され、前記第２キャパシタの他方の電極に第２端子が接続され、当該第１端子を基準とした制御端子の電圧に応じて当該第１端子と当該第２端子とがオンオフする耐圧保護用スイッチ素子と、
前記第１キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第１キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段と、を備えることを特徴とする耐圧保護回路。
一端から他端に向かって電流を流す一方向性素子を備え、
前記一方向性素子の一端には、前記第２キャパシタの一方の電極と、前記第２インダクタと、が接続され、
前記一方向性素子の他端には、前記直流電源の正極が接続されることを特徴とする請求項１に記載の耐圧保護回路。
前記耐圧保護用スイッチ素子は、ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１または２に記載の耐圧保護回路。
第１抵抗と、
前記第１抵抗に直列接続された第２抵抗と、を備え、
前記第１抵抗と前記第２抵抗とを直列接続したものは、前記第１キャパシタと前記直流電源とを直列接続したものに、並列接続され、
前記制御手段は、
前記第１抵抗と前記第２抵抗との接続点の電圧が予め定められた規定電圧未満である場合には、前記第１キャパシタの端子間電圧が前記閾値電圧未満であるとして、前記耐圧保護用スイッチ素子をオフ状態にし、
前記第１抵抗と前記第２抵抗との接続点の電圧が前記規定電圧以上である場合には、前記第１キャパシタの端子間電圧が前記閾値電圧以上であるとして、前記耐圧保護用スイッチ素子をスイッチングさせることを特徴とする請求項１から３のいずれかに記載の耐圧保護回路。