JP2013041663A5

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Publication number: JP2013041663A5
Application number: JP2012219000A
Authority: JP
Filing date: 2012-10-01
Publication date: 2013-05-02

Claims

半導体基板の主面に第１の方向に沿って配置された複数のメモリセル、
前記複数のメモリセルに共通に接続された第１のビット線、
前記複数のメモリセルに共通に接続された第２のビット線、及び
前記複数のメモリセルにそれぞれ接続された複数のワード線、
前記複数のメモリセルに共通に接続されたメモリセル電源線、
電源電圧を供給する電源線、及び
前記メモリセル電源線と前記電源線との間を電気的に接続する電源回路、
を含み、
前記複数のメモリセルの各々は、
第１及び第２のＰチャネル型トランジスタと、
第１ないし第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードと、を有し、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続される第１のインバータをなし、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータをなし、
前記第１のＰチャネル型トランジスタのゲートが前記第１及び第４のＮチャネル型トランジスタのそれぞれゲートの間に配置されるように、前記第１のＮチャネル型トランジスタのゲート、前記第１のＰチャネル型トランジスタのゲート及び前記第４のＮチャネル型トランジスタのゲートが前記第１の方向に直交する第２の方向に沿って並んでおり、前記第２のＰチャネル型トランジスタのゲートが前記第２及び第３のＮチャネル型トランジスタのそれぞれゲートの間に配置されるように、前記第２のＮチャネル型トランジスタのゲート、前記第２のＰチャネル型トランジスタのゲート及び前記第３のＮチャネル型トランジスタのゲートの位置が前記第２の方向に沿って並んでおり、
前記第１及び第２のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って並んでおり、
前記第４及び第３のＮチャネル型トランジスタのそれぞれゲートは、前記第２の方向に沿って並んでおり、
前記複数のワード線の各々は、その接続するメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記第１のビット線は、前記複数のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続され、
前記第２のビット線は、前記複数のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続され、
前記メモリセル電源線は、複数のメモリセル各々の前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記電源回路は、前記複数のメモリセルのいずれかにデータを書き込む際には前記メモリセル電源線の電圧を下げる、
半導体集積回路装置。
前記電源回路は、前記複数のメモリセルのいずれかからデータを読み出す際には、前記メモリセル電源線に第１の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
請求項１記載の半導体集積回路装置。
前記電源回路は、前記複数のメモリセルのいずれにもデータの書き込みも読み出しもしないときは、前記メモリセル電源線に第１の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
請求項１記載の半導体集積回路装置。
前記半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項１ないし請求項３のいずれか一項に記載の半導体集積回路装置。
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項４記載の半導体集積回路装置。
半導体基板の主面に第１の方向に沿って配置された複数のメモリセル、
前記複数のメモリセルにそれぞれ接続された複数のワード線、
前記複数のメモリセルに共通に接続された第１のビット線、
前記複数のメモリセルに共通に接続された第２のビット線、
前記複数のメモリセルに共通に接続されたメモリセル電源線、
電源電圧を供給する電源線、及び
前記メモリセル電源線と前記電源線との間を電気的に接続する電源回路、
を含み、
前記複数のメモリセルの各々は、
第１の領域に設けられた第１及び第２のＰチャネル型トランジスタと、
第２の領域に設けられた第１及び第２のＮチャネル型トランジスタと、
第３の領域に設けられた第３及び第４のNチャネル型トランジスタと、
第１及び第２の記憶ノードと、を有し、
前記第１の領域が前記第２及び第３の領域の間に位置するように前記第２、第１及び第４の領域が前記第１の方向に直交する第２の方向に沿って配置され、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続される第１のインバータを構成し、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成し、
前記複数のワード線の各々は、その接続するメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記第１のビット線は、前記複数のメモリセルの前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して接続され、
前記第２のビット線は、前記複数のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して接続され、
前記メモリセル電源線は、前記複数のメモリセルの前記第１及び第２のＰチャネル型トランジスタのそれぞれソースに接続され、
前記電源回路は、前記複数のスタティック型メモリセルのいずれかにデータを書き込む際には前記メモリセル電源線の電圧を下げる、
半導体集積回路装置。
前記電源回路は、前記複数のメモリセルのいずれかからデータを読み出す際には、前記メモリセル電源線に第１の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
請求項６記載の半導体集積回路装置。
前記電源回路は、前記複数のメモリセルのいずれにもデータの書き込みも読み出しもしないときは、前記メモリセル電源線に第１の電圧を供給し、前記複数のメモリセルのいずれかにデータを書き込む際には、前記メモリセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、
請求項６記載の半導体集積回路装置。
前記半導体基板上に互いに異なる高さに設けられた複数層のメタル配線を有し、
前記複数の第１のビット線、前記複数の第２のビット線及び前記複数のセル電源線は前記複数層のメタル配線のうちの同じ高さの層である第１層のメタル配線で構成され、
前記複数のワード線は、前記第１層のメタル配線よりも上層にある第２層のメタル配線で構成される、
請求項６ないし請求項８のいずれか一項に記載の半導体集積回路装置。
前記複数のセル電源線の各々は、対応する列に設けられた第１及び第２のビット線の間に、且つ当該第１及び第２のビット線と交差することなく設けられた、
請求項９記載の半導体集積回路装置。
前記第１の領域は、Ｎウェルの形成される領域であり、前記第２及び第３の領域の各々は、Ｐウェルの形成される領域である、
請求項６ないし請求項１０のいずれか一項に記載の半導体集積回路装置。
半導体基板の主面に第１の方向に沿って配置された複数のメモリセル、
前記複数のメモリセルにそれぞれ接続された複数のワード線、
前記複数のメモリセルに共通に接続された第１のビット線、
前記複数のメモリセルに共通に接続された第２のビット線、
前記複数のメモリセルに共通に接続されたメモリセル電源線、
電源電圧を供給する電源線、及び
前記メモリセル電源線と前記電源線との間を電気的に接続する電源回路、
を含み、
前記複数のメモリセルの各々は、
第１及び第２のＰチャネル型トランジスタと、
第１ないし第４のＮチャネル型トランジスタと、
第１及び第２の記憶ノードとを有し、
前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタは、出力が第１の記憶ノードに接続され、入力が第２の記憶ノードに接続される第１のインバータを構成し、
前記第２のＰチャネル型トランジスタ及び前記第３のＮチャネル型トランジスタは、出力が前記第２の記憶ノードに接続され、入力が前記第１の記憶ノードに接続される第２のインバータを構成し、
前記複数のワード線の各々は、その接続するメモリセルの前記第２及び第４のＮチャネル型トランジスタのそれぞれゲートに接続され、
前記第１のビット線は、前記複数のメモリセル各々の前記第１の記憶ノードに、前記第２のＮチャネル型トランジスタを介して電気的に接続され、
前記第２のビット線は、前記複数のメモリセル各々の前記第２の記憶ノードに、前記第４のＮチャネル型トランジスタを介して電気的に接続され、
前記メモリセル電源線は、前記複数のメモリセル各々の前記第１及び第２のPチャネル型トランジスタのそれぞれソースに接続され、
前記電源回路は、前記複数のメモリセルのいずれかにデータを書き込む際には前記メモリセル電源線の電圧を下げ、
前記複数のメモリセルの各々において、
その接続するワード線を前記第２のＮチャネル型トランジスタのゲートに接続するため第１のコンタクトを通る前記第１の方向に延びる第１の直線と、
前記第１の直線に平行な直線であってその接続するワード線を前記第４のＮチャネル型トランジスタのゲートに接続する第２のコンタクトを通る第２の直線と、
前記メモリセル電源線を前記第１のＰチャネル型トランジスタのソースに接続する第３のコンタクトを通る前記第１の方向に直交する第２の方向に延びる第３の直線と、さらに、
前記第３の直線に平行な直線であって前記第１の直線と平行な直線であって前記セル電源線を前記第２のＰチャネル型トランジスタのソースに接続する第４のコンタクトを通る第４の直線とを想定することによって前記複数のメモリセルの各々の形成されるメモリセル領域として前記第１ないし第４の直線を４辺とする矩形形状の領域を想定した場合に、前記第１の方向に沿った前記第３及び第４の辺の間の間隔が、前記第２の方向に沿った前記第１及び第２の辺の間の間隔より小さい、
半導体集積回路装置。