TWI622061B - 半導體記憶體裝置 - Google Patents

Abstract

本發明提供一種半導體記憶體裝置。上述半導體記憶體裝置包括複數記憶體陣列、複數字元線驅動電路以及複數感測放大電路。複數字元線驅動電路分別以平行上述複數記憶體陣列之一第一方向，配置於上述複數記憶體陣列之間，並耦接於上述複數記憶體陣列之一者。複數感測放大電路分別以平行上述複數記憶體陣列之一第二方向，配置於上述複數記憶體陣列之間，並耦接於上述複數記憶體陣列之一者。在每一複數記憶體陣列所對應之字元線驅動電路和感測放大電路之間的一區域包括複數控制電路，其中上述複數控制電路所包含之電晶體都是NMOS電晶體。

Description

半導體記憶體裝置

本發明說明書主要係有關於一半導體記憶體，特別係有關於將字元線驅動電路和感測放大電路之交會區域所配置之控制電路都由NMOS電晶體來組成之半導體記憶體。

半導體記憶體是一種以矽(Si)晶片為材料所製成的積體電路(Integrated Circuit，IC)。半導體記憶體裝置主要分類為兩類，揮發性記憶體裝置(volatile memory devices)與非揮發性記憶體裝置(nonvolatile memory devices)。揮發性記憶體裝置是一種當電源中斷時將遺失所儲存的資料之記憶體裝置。揮發性記憶體裝置包括例如靜態隨機存取記憶體(Static Random Access Memory，SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)以及同步動態隨機存取記憶體(Synchronous DRAM，SDRAM)。非揮發性記憶體裝置是一種即使在電源中斷時仍然保有所儲存的資料之記憶體裝置。非揮發性記憶體裝置包括例如唯讀記憶體(Read Only Memory，ROM)、可程式唯讀記憶體(Programmable ROM，PROM)、可抹除可程式唯讀記憶體(Erasable PROM，EPROM)、電性可抹除可程式唯讀記憶體(Electrically EPROM，EEPROM)、快閃記憶體裝置(flash memory device)、參數隨機存取記憶體(Parameter RAM，PRAM)、磁阻式隨機存取記憶體 (Magnetoresistive RAM，MRAM)、電阻式隨機存取記憶體(Resistive RAM,RRAM)以及鐵電隨機存取記憶體(Ferroelectric RAM，FRAM)。

在傳統之半導體記憶體裝置會包含複數記憶體陣列，底下會以第1圖來做說明。第1圖係顯示先前技術之一記憶體陣列100之方塊圖。如第1圖所示，記憶體陣列100會耦接一字元線驅動電路120和一感測放大電路130。在記憶體陣列100所對應之字元線驅動電路120和感測放大電路130之間會具有一區域A。在區域A會包含複數控制電路。這些控制電路會用來控制感測放大電路130。

第2A-2C圖係顯示先前技術之區域A所包含之控制電路。在傳統之半導體製程技術中，在區域A中通常會包含一感測放大電路130之電源驅動電路140、一感測放大電路130之等化器驅動電路150，以及一區域資料線控制電路160。電源驅動電路140係由兩P型金氧半場效電晶體(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET)所組成。等化器驅動電路150係由一PMOS電晶體以及一N型金氧半場效電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)所組成。區域資料線控制電路160則係由三個NMOS電晶體所組成。

然而，隨著半導體製程技術之進步，半導體記憶體裝置所需之尺寸也越來越小。相對地，用來配置控制電路之區域A之面積，也會隨著半導體記憶體裝置之尺寸之縮減而變小。因此，隨著區域A之面積之縮減，若要將原先之控制電路 完全佈線(layout)到區域A，佈線之難度也會因而增加。因此，如何提升區域A之面積的使用效率，將是一個值得討論的課題。

有鑑於上述先前技術之問題，本發明提供了一種在字元線驅動電路和感測放大電路之交會區域配置都由NMOS電晶體所組成之控制電路之半導體記憶體裝置。

根據本發明之一實施例提供了一種半導體記憶體裝置。上述半導體記憶體裝置包括複數記憶體陣列、複數字元線驅動電路以及複數感測放大電路。上述複數字元線驅動電路分別以平行上述複數記憶體陣列之一第一方向，配置於上述複數記憶體陣列之間，並耦接於上述複數記憶體陣列之一者。上述複數感測放大電路分別以平行上述複數記憶體陣列之一第二方向，配置於上述複數記憶體陣列之間，並耦接於上述複數記憶體陣列之一者。在每一上述複數記憶體陣列所對應之上述字元線驅動電路和上述感測放大電路之間的一區域包括複數控制電路，其中上述複數控制電路所包含之電晶體都是NMOS電晶體。

根據本發明一些實施例，上述區域係表示上述字元線驅動電路之一第一延伸方向和上述感測放大電路之一第二延伸方向交會之一交會區域。

根據本發明一些實施例，上述複數控制電路包括一電源驅動器。上述電源驅動器耦接至上述感測放大電路，用以驅動或關閉上述感測放大電路，且上述電源驅動器包括第一 NMOS電晶體，以及第二NMOS電晶體。

根據本發明一些實施例，上述複數控制電路包括一等化器驅動電路。上述等化器驅動電路耦接至上述感測放大電路，用以等化上述感測放大電路之位元線和反位元線之電壓位準，以及上述等化器驅動電路包括一第三NMOS電晶體，以及一第四NMOS電晶體。

根據本發明一些實施例，上述複數控制電路包括一區域資料線控制電路。上述區域資料線控制電路耦接至上述感測放大電路，用以控制上述感測放大電路之區域資料線和反區域資料線之電壓位準，且上述等化器驅動電路包括一第五NMOS電晶體、一第六NMOS電晶體以及一第七NMOS電晶體。

關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施例中所揭露之半導體裝置，做些許的更動與潤飾而得到。

100、310-1…310-N‧‧‧記憶體陣列

120、320-1…320-N‧‧‧字元線驅動電路

130、330-1…330-N‧‧‧感測放大電路

140、340‧‧‧電源驅動電路

150、350‧‧‧等化器驅動電路

160、360‧‧‧區域資料線控制電路

300‧‧‧半導體記憶體裝置

331-1…331-M‧‧‧感測放大電路單元

332‧‧‧第一反向器

333‧‧‧第二反向器

334‧‧‧位元線BL和反位元線/BL等化器

A、B‧‧‧區域

BL‧‧‧位元線

/BL‧‧‧反位元線

BL,/BL equalizer‧‧‧位元線BL和反位元線/BL之等化線

CSL‧‧‧列選擇線

LDQ‧‧‧區域資料線

/LDQ‧‧‧反區域資料線

N1‧‧‧第一電晶體

N2‧‧‧第二電晶體

N3‧‧‧第三電晶體

N4‧‧‧第四電晶體

N5‧‧‧第五電晶體

N6‧‧‧第六電晶體

N7‧‧‧第七電晶體

SA POWER‧‧‧感測放大器電源線

第1圖係顯示根據先前技術之一記憶體陣列100之方塊圖。

第2A圖係顯示根據先前技術所述之一電源驅動電路140之方塊圖。

第2B圖係顯示根據先前技術所述之一等化器驅動電路150之方塊圖。

第2C圖係顯示根據先前技術所述之一區域資料線控制電 路160之方塊圖。

第3圖係顯示根據本發明之實施例所述之半導體記憶體裝置300之方塊圖。

第4圖係顯示根據本發明之實施例所述之一感測放大電路330之方塊圖。

第5圖係顯示根據本發明之實施例所述之一感測放大電路單元331之方塊圖。

第6圖係顯示根據本發明之實施例所述之一電源驅動電路340之方塊圖。

第7圖係顯示根據本發明之實施例所述之一等化器驅動電路350之方塊圖。

第8圖係顯示根據本發明之實施例所述之一區域資料線控制電路360之方塊圖。

本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。為了讓本發明之特徵和優點能更明顯易懂，下文特舉其較佳實施例，並配合所附圖式作詳細說明。

第3圖係顯示根據本發明之實施例所述之半導體記憶體裝置300之方塊圖。半導體記憶體裝置300中包括了複數記憶體陣列310-1…310-N、字元線驅動電路320-1…320-N、複數感測放大電路330-1…330-N，其中N係一正整數。在本發明之實施例中，在第3圖之每一區域B中所包含之控制電路 中所包含之電晶體都係N型金氧半場效電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)。關於區域B底下將會有更詳細之說明。注意地是，在第3圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以此為限。半導體記憶體裝置100亦可包括其他元件。

根據本發明一些實施例，每一記憶體陣列310-1…110-N會分別耦接於字元線驅動電路320-1…320-N之一者，以及分別耦接於感測放大電路330-1…330-N之一者，例如：記憶體陣列310-1會耦接於字元線驅動電路320-1和感測放大電路330-1。此外，如第3圖所示，字元線驅動電路320-1…320-N會分別以平行上複數記憶體陣列310-1…310-N之一第一方向(例如：一列方向)，配置於兩個記憶體陣列之間。感測放大電路330-1…330-N則會分別以平行上複數記憶體陣列310-1…310-N之一第二方向(例如：一列方向)，配置於兩個記憶體陣列之間。

在每一記憶體陣列310-1…310-N所對應之字元線驅動電路和感測放大電路之間，會具有一區域B。更明確地來說，以記憶體陣列310-1、字元線驅動電路320-1和感測放大電路330-1為例，區域B係表示在字元線驅動電路320-1之一第一延伸方向和感測放大電路330-1之一第二延伸方向交會之一交會區域。

根據本發明一些實施例，在每一區域B中會包含複數控制電路以用來控制所對應之感測放大電路，這些控制電 路可包含一感測放大電路之電源驅動電路、一感測放大電路之等化器驅動電路，以及一區域資料線控制電路等等，但本發明並不以此為限。根據本發明一些實施例，在每一區域B中會包含一感測放大電路之電源驅動電路340(如第6圖所示)、一感測放大電路之等化器驅動電路350(如第7圖所示)，以及一區域資料線控制電路360(如第8圖所示)，但本發明並不以此為限。關於電源驅動電路340、感測放大電路之等化器驅動電路350，以及區域資料線控制電路360以下將會有更詳細之說明。

第4圖係顯示根據本發明之實施例所述之一感測放大電路330之方塊圖。感測放大電路330可視為感測放大電路330-1…330-N之任一者。如第4圖所示，感測放大電路330包括複數感測放大電路單元331-1…331-M、複數位元線BL、複數反位元線/BL、一區域資料線LDQ、一反區域資料線/LDQ、一感測放大器電源線SA POWER以及一位元線BL和反位元線/BL之等化線(BL,/BL equalizer)。每一感測放大電路單元331-1…331-M都具有一位元線BL和一反位元線/BL。區域資料線LDQ、反區域資料線/LDQ、感測放大器電源線SA POWER以及位元線BL和反位元線/BL之等化線會分別耦接至配置在區域B之所對應之控制電路。根據本發明一些實施例，感測放大器電源線SA POWER會耦接至電源驅動電路340、位元線BL和反位元線/BL之等化線會耦接至等化器驅動電路350，以及區域資料線LDQ和反區域資料線/LDQ會耦接至區域資料線控制電路360。

第5圖係顯示根據本發明之實施例所述之一感測 放大電路單元331之方塊圖。感測放大電路單元331可視為第4圖之感測放大電路單元331-1…331-M之任一者。感測放大電路單元331包括一第一反向器332、一第二反向器333、一位元線BL和反位元線/BL等化器334、位元線BL和反位元線/BL、區域資料線LDQ以及反區域資料線/LDQ，以及列選擇線CSL。

第6圖係顯示根據本發明之實施例所述之一電源驅動電路340之方塊圖。電源驅動電路340會耦接至感測放大電路330之感測放大器電源線(SA POWER)，以驅動或關閉感測放大電路單元331之第一反向器332和第二反向器333。如第6圖所示，電源驅動電路340係由第一電晶體N1以及第二電晶體N2所組成，其中第一電晶體N1以及第二電晶體N2都係NMOS電晶體。

第7圖係顯示根據本發明之實施例所述之一等化器驅動電路350之方塊圖。等化器驅動電路350會耦接至感測放大電路330之位元線BL和反位元線/BL之等化線(BL,/BL equalizer)，以驅動感測放大電路單元331之位元線BL和反位元線/BL等化器334。位元線BL和反位元線/BL等化器334驅動後，即可等化感測放大電路單元331之位元線BL和反位元線/BL之電壓位準，也就是使位元線BL和反位元線/BL之電壓位準相等。如第7圖所示，等化器驅動電路350係由係由第三電晶體N3以及第四電晶體N4所組成，其中第三電晶體N3以及第四電晶體N4都係NMOS電晶體。

第8圖係顯示根據本發明之實施例所述之一區域 資料線控制電路360之方塊圖。區域資料線控制電路360會耦接至感測放大電路330之區域資料線LDQ和反區域資料線/LDQ，以控制區域資料線LDQ和反區域資料線/LDQ資料之電壓位準。如第8圖所示，區域資料線控制電路160係由第五電晶體N5、第六電晶體N6以及第七電晶體N7所組成，其中第五電晶體N5、第六電晶體N6以及第七電晶體N7都係NMOS電晶體。根據本發明之一實施例，由於傳統之區域資料線控制電路(例如：區域資料線控制電路160)亦是由三NMOS電晶體所組成，因此在配置區域資料線控制電路360時，可直接採用區域資料線控制電路160，不須在做設計上之變更。

由於NMOS電晶體和PMOS電晶體相比具有較高之驅動效能(driving ability)，所以在半導體記憶體裝置製程時，NMOS電晶體所需佔用的空間會比PMOS來的小。此外，當所有控制電路都係以NMOS電晶體所組成時，在半導體記憶體裝置製程時，將可不必考慮P型井(P-Well)和N型井(N-Well)製作時所需遵守之間距規範。因此，根據本發明所提出之半導體記憶體裝置，由於在每一記憶體陣列所對應之字元線驅動電路和感測放大電路之間所具有之交會區域(例如：區域B)所包含之控制電路都係由NMOS電晶體所組成，將可使得每一記憶體陣列所對應之字元線驅動電路和感測放大電路之間所具有之交會區域之空間可達到更有效率之使用。

本說明書中所提到的「一實施例」或「實施例」，表示與實施例有關之所述特定的特徵、結構、或特性是包含根據本發明的至少一實施例中，但並不表示它們存在於每一個實 施例中。因此，在本說明書中不同地方出現的「在一實施例中」或「在實施例中」詞組並不必然表示本發明的相同實施例。

以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (7)

1. 一種半導體記憶體裝置，包括：複數記憶體陣列；複數字元線驅動電路，分別以平行上述複數記憶體陣列之一第一方向，配置於上述複數記憶體陣列之間，並分別耦接於上述複數記憶體陣列之一者；複數感測放大電路，分別以平行上述複數記憶體陣列之一第二方向，配置於上述複數記憶體陣列之間，並分別耦接於上述複數記憶體陣列之一者，其中每一上述複數感測放大電路包括複數感測放大電路單元，其中在每一上述複數記憶體陣列所對應之上述字元線驅動電路和上述感測放大電路之間的一區域包括複數控制電路，且上述複數控制電路所包含之電晶體都是NMOS電晶體，其中上述複數控制電路包括：一電源驅動電路，耦接至上述感測放大電路，用以驅動或關閉上述感測放大電路之每一上述複數感測放大電路單元之一第一反向器和一第二反向器，其中上述電源驅動電路包括一第一NMOS電晶體，以及一第二NMOS電晶體。
2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中上述區域係表示上述字元線驅動電路之一第一延伸方向和上述感測放大電路之一第二延伸方向交會之一交會區域。
3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中上述複數控制電路包括： 一等化器驅動電路，耦接至上述感測放大電路，用以等化上述感測放大電路之位元線和反位元線之電壓位準。
4. 如申請專利範圍第3項所述之半導體記憶體裝置，其中上述等化器驅動電路包括一第三NMOS電晶體，以及一第四NMOS電晶體。
5. 如申請專利範圍第1項所述之半導體記憶體裝置，其中上述複數控制電路包括：一區域資料線控制電路，耦接至上述感測放大電路，用以控制上述感測放大電路之區域資料線和反區域資料線之電壓位準。
6. 如申請專利範圍第5項所述之半導體記憶體裝置，其中上述區域資料線控制電路包括一第五NMOS電晶體、一第六NMOS電晶體以及一第七NMOS電晶體。
7. 如申請專利範圍第6項所述之半導體記憶體裝置，其中上述複數控制電路更包括：一等化器驅動電路，耦接至上述感測放大電路，用以等化上述感測放大電路之位元線和反位元線之電壓位準，上述等化器驅動電路包括一第三NMOS電晶體，以及一第四NMOS電晶體。