JP2013021670A - 半導体装置 - Google Patents
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Abstract
【解決手段】直流電源とグランドとの間に直列接続された2つの単位回路と、単位回路を制御する制御部と、を備え、2つの単位回路の中点に誘導性負荷が接続された半導体装置であって、2つの単位回路それぞれは、第1スイッチ素子と、第1スイッチ素子と逆並列接続された還流ダイオードと、還流ダイオードと第1スイッチ素子それぞれと並列接続されたバイパス部と、を有し、バイパス部は、直列接続された第2スイッチ素子及び抵抗を有し、制御部は、2つの単位回路の第1スイッチ素子をOFF状態にするデッド期間を挟んで、2つの第1スイッチ素子を交互にON状態とし、デッド期間において、一方の第1スイッチ素子がOFF状態からON状態に移行するまで、一方の第1スイッチ素子と並列接続された第2スイッチ素子をON状態にする。
【選択図】図1
Description
(第1実施形態)
図1は、第1実施形態に係るインバータの概略構成を示す回路図である。図2は、図1に示す制御部の概略構成を示す回路図である。図3は、制御部の信号を説明するためのタイミングチャートである。図4は、ローサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図5は、図4に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、(a)は第1期間、(b)は第2期間、(c)は第3期間を示している。図6は、ハイサイド還流ダイオードのリンギングを説明するためのタイミングチャートである。図7は、図6に示すタイミングにおいて、インバータを流れる電流を説明するための回路図であり、(a)は第4期間、(b)は第5期間、(c)は第6期間を示している。
次に、本発明の第2実施形態を、図8及び図9に基づいて説明する。図8は、第2実施形態に係るインバータの概略構成を示す回路図であり、第1実施形態で示した図1に対応している。図9は、図8に示す制御部の特徴点を示す回路図であり、第1実施形態で示した図2に対応している。なお、図9においては、便宜上、制御信号生成部51、遅延回路52、及び、論理ゲート53の一部を省略している。
11・・・ハイサイドMOSFET
12・・・ハイサイドバイパス部
30・・・ローサイド単位回路
31・・・ローサイドMOSFET
32・・・ローサイドバイパス部
50・・・制御部
51・・・制御信号生成部
52・・・遅延回路
53・・・論理ゲート
70・・・誘導性負荷
100・・・インバータ
Claims (9)
- 直流電源とグランドとの間に直列接続された2つの単位回路と、
2つの前記単位回路を制御する制御部と、を備え、
2つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
2つの前記単位回路それぞれは、前記直流電源とグランドとの間に直列接続された第1スイッチ素子と、該第1スイッチ素子と逆並列接続された還流ダイオードと、を有し、
2つの前記単位回路の内の少なくとも一方は、前記還流ダイオード及び前記第1スイッチ素子それぞれと並列接続されたバイパス部を有し、
前記バイパス部は、直列接続された第2スイッチ素子及び抵抗を有し、
前記制御部は、2つの前記単位回路の第1スイッチ素子を所定期間OFF状態にするデッド期間を挟んで、2つの前記第1スイッチ素子を交互にON状態とし、前記デッド期間において、一方の前記第1スイッチ素子がOFF状態からON状態に移行するまで、一方の前記第1スイッチ素子と並列接続された前記第2スイッチ素子をON状態にすることを特徴とする半導体装置。 - 2つの前記単位回路それぞれは、前記バイパス部を有することを特徴とする請求項1に記載の半導体装置。
- 前記第1スイッチ及び前記第2スイッチ素子は、第1電圧レベルの信号が入力されるとON状態となり、第1電圧レベルとは異なる第2電圧レベルの信号が入力されるとOFF状態となる性質を有し、
前記制御部は、電圧レベルが第1電圧レベルと第2電圧レベルとに周期的に変化する制御信号を生成する制御信号生成部と、前記制御信号の一部を遅延させる遅延回路と、入力される信号の電圧レベルによって出力する信号の電圧レベルを変化させる論理ゲートと、を有し、
前記制御信号生成部は、第1制御信号と、前記デッド期間以外、前記第1制御信号とは電圧レベルが反対となる第2制御信号と、該第2制御信号の立ち下がりエッジから前記第1制御信号の立ち上がりエッジまでのデッド期間の間第1電圧レベルとなる第3制御信号と、前記第1制御信号の立ち下がりエッジから前記第2制御信号の立ち上がりエッジまでのデッド期間の間第1電圧レベルとなる第4制御信号と、を生成し、
前記遅延回路は、前記第3制御信号を前記デッド期間よりも短い時間遅延する第1遅延回路と、前記第4制御信号を前記デッド期間よりも短い時間遅延する第2遅延回路と、を有し、
前記論理ゲートは、前記第1制御信号と前記第2制御信号とが入力されるNORゲートと、該NORゲートの出力信号と前記第1遅延回路を介した第3制御信号とが入力される第1ANDゲートと、前記NORゲートの出力信号と前記第2遅延回路を介した第4制御信号とが入力される第2ANDゲートと、を有し、
前記第1制御信号が、一方の前記第1スイッチ素子に入力され、前記第2制御信号が、他方の前記第1スイッチ素子に入力され、前記第1ANDゲートの出力信号が、一方の前記第1スイッチ素子と並列接続された第2スイッチ素子に入力され、前記第2ANDゲートの出力信号が、他方の前記第1スイッチ素子と並列接続された第2スイッチ素子に入力されることを特徴とする請求項2に記載の半導体装置。 - 前記バイパス部は、前記第1スイッチ素子の両端の間に直列接続された第2スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第2スイッチ素子及び前記抵抗は、前記第1スイッチ素子の両端の間で並列接続されていることを特徴とする請求項3に記載の半導体装置。 - 前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第2スイッチ素子の少なくとも1つをON状態にすることを特徴とする請求項4に記載の半導体装置。
- 前記制御部は、前記第1ANDゲートと対応する一方の前記第2スイッチ素子との間に各々設けられ、前記第1ANDゲートと一方の前記第2バイパス部との間に並列接続された複数の第3スイッチ素子と、前記第2ANDゲートと対応する他方の前記第2スイッチ素子との間に各々設けられ、前記第2ANDゲートと他方の前記第2バイパス部との間に並列接続された複数の第4スイッチ素子と、前記第3スイッチ素子及び前記第4スイッチ素子に駆動信号を出力するアドレスデコーダと、前記誘導性負荷を流れる電流を、その電流量に応じた電圧値に変換する電圧変換部と、該電圧変換部によって変換された電圧と閾値とを比較する複数のコンパレータと、を有し、
複数の前記コンパレータは、それぞれ異なる閾値を有し、
前記アドレスデコーダは、複数の前記コンパレータの出力信号に基づいて、前記駆動信号を出力する前記第3スイッチ素子及び前記第4スイッチ素子を選択することを特徴とする請求項5に記載の半導体装置。 - 直流電源とグランドとの間に直列接続された2つの単位回路と、
一方の前記単位回路を制御する制御部と、を備え、
2つの単位回路の中点に誘導性負荷の一端が接続された半導体装置であって、
一方の前記単位回路は、前記直流電源とグランドとの間に直列接続された第1スイッチ素子と、該第1スイッチ素子と逆並列接続された還流ダイオードと、該還流ダイオード及び前記第1スイッチ素子それぞれと並列接続されたバイパス部と、を有し、
前記バイパス部は、直列接続された第2スイッチ素子及び抵抗を有し、
他方の前記単位回路は、前記直流電源とグランドとの間に逆接続されたダイオードを有し、
前記制御部は、前記第1スイッチ素子がOFF状態からON状態に移行するまで、前記第2スイッチ素子をON状態にすることを特徴とする半導体装置。 - 前記バイパス部は、前記第1スイッチ素子の両端の間に直列接続された第2スイッチ素子及び抵抗を複数有し、
直列接続された複数の前記第2スイッチ素子及び前記抵抗は、前記第1スイッチ素子の両端の間で並列接続されていることを特徴とする請求項7に記載の半導体装置。 - 前記制御部は、前記誘導性負荷を流れる電流の電流量に基づいて、複数の前記第2スイッチ素子の少なくとも1つをON状態にすることを特徴とする請求項8に記載の半導体装置。
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