JP2013016826A - 半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】 本発明は、剥離層に達する多数の穴または多数の溝を設け、穴(または溝)およびデバイス部に重ならない領域にパターン形状を有する材料体を設けた後、ハロゲン化フッ素を含む気体又は液体を導入して、前記剥離層を選択的に除去する。
【選択図】 図1
Description
剥離するための方法およびその方法により得られる半導体装置に関する。
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは
ICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
機器への利用が注目されている。現在、ガラス基板や石英基板が多く使用されているが、
割れやすく、重いという欠点がある。そのため、可撓性を有する基板、代表的にはフレキ
シブルなプラスチックフィルムの上にTFT素子を形成することが試みられている。
ざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のTFTを形成でき
ないのが現状である。そのため、プラスチックフィルムを用いた高性能な半導体素子は実
現されていない。
クフィルムなどに転写する技術が提案されている。
た状態でチップ単位に切断し、該切断された半導体素子を粘着シートからピックアップし
、ICカード等を構成する回路基板に搭載して実装することが行われている。半導体ウェ
ハを用いているため、ピックアップ時において傷ついたり、割れやすい欠点を有していた
。
般的に非接触データキャリアとも呼ぶ)が物品や商品の情報管理、物流管理等に利用する
ことが検討されている。
あり、大量生産には不向きである。
クスタイプ(多数個取りタイプ)の製造方法が普及しつつある。大量生産上、大きな基板
に小さなデバイスを作製することが好ましい。
に転写して分断を行い、接触、好ましくは非接触でデータの受信または送信が可能な微細
なデバイスを大量に効率よく作製する方法を提供することを課題とする。特に薄膜からな
る集積回路は、非常に薄いため移動時に飛んでしまう恐れがあり、取り扱いが難しかった
。
該剥離層上に半導体素子などのデバイス部を設けた後、部分的に材料体(代表的には樹脂
)を設けると、材料体を設けた箇所と重なる剥離層の部分は除去されない(または、除去
されにくくなる)ことを見出した。
バイス部に重ならないパターン形状を有する材料体を設けた後、フッ化ハロゲンを含む気
体又は液体を導入して、前記剥離層を選択的に除去することができる。本発明者らは剥離
層上の凹凸などもエッチングに変化を与えることを見出し、固定したい領域に凸部となる
材料体を設ける構成としている。膜厚が1μm以上の材料体を設けることによってフッ化
ハロゲンを含む気体又は液体の導入経路が変わり、エッチングのされ方が変化して材料体
が設けられた箇所の剥離層が残存する。
ている状態で他の基材にデバイス部のみの転写を行うことができる。
絶縁表面を有する基板上に剥離層を形成し、
前記剥離層上に第1部分及び第2部分を含む層を形成し、
前記第1部分及び前記第2部分を含む層に対して前記剥離層に達する開口を形成し、
前記第1の部分と前記第2の部分の間に位置する第3部分に材料体を形成し、
前記開口にフッ化ハロゲンを含む気体又は液体を導入して、前記剥離層を選択的に除去
し、且つ、前記第3部分と重なる前記剥離層の一部を残存させ、
絶縁表面を有する基板から前記第1部分及び前記第2部分を切り離すことを特徴とする半
導体装置の作製方法である。
も一つ有していることを特徴の一つとしている。
絶縁表面を有する基板上に剥離層を形成し、
前記剥離層上に第1の薄膜集積回路及び第2の薄膜集積回路を含む層を形成し、
前記第1の薄膜集積回路及び前記第2の薄膜集積回路を含む層に対して前記剥離層に達す
る開口を形成し、
前記第1の薄膜集積回路と前記第2の薄膜集積回路の境界上の少なくとも一部に材料体を
形成し、
前記開口にフッ化ハロゲンを含む気体又は液体を導入して、前記剥離層を選択的に除去
して、前記材料体の下方に前記剥離層の一部を残存させ、
絶縁表面を有する基板から前記第1の薄膜集積回路及び前記第2の薄膜集積回路を切り離
すことを特徴とする半導体装置の作製方法である。
る。
積回路を囲む格子形状であることを特徴の一つとしている。
一つとしている。
ことを特徴の一つとしている。
絶縁表面を有する基板上に剥離層を形成する第1の工程と、
前記剥離層上に複数の薄膜集積回路を含む層を形成する第2の工程と、
前記複数の薄膜集積回路を含む層に対して前記剥離層に達する多数の穴または多数の溝を
形成する第3の工程と、
隣り合う薄膜集積回路の境界上の少なくとも一部に材料体を形成する第4の工程と、
前記多数の穴または多数の溝にフッ化ハロゲンを含む気体又は液体を導入し、前記剥離
層を選択的に除去して、前記材料体の下方のみに前記剥離層の一部を残存させる第5の工
程と、
絶縁表面を有する基板から前記薄膜集積回路を個々に又は各組ごとに切り離す第6の工程
と、を有することを特徴とする半導体装置の作製方法である。
絶縁表面を有する基板上に剥離層を形成する第1の工程と、
前記剥離層上に複数の薄膜集積回路を含む層を形成する第2の工程と、
前記複数の薄膜集積回路を含む層に対して前記剥離層に達する多数の穴または多数の溝を
形成する第3の工程と、
隣り合う薄膜集積回路の境界上の少なくとも一部に材料体を形成する第4の工程と、
前記多数の穴または多数の溝にフッ化ハロゲンを含む気体又は液体を導入し、前記剥離
層を選択的に除去して、前記材料体の下方のみに前記剥離層の一部を残存させる第5の工
程と、
前記薄膜集積回路を、接着面を備える基体へ転置する第6の工程と、
前記薄膜集積回路を個々に又は各組ごとに分断する第7の工程と、を有することを特徴と
する半導体装置の作製方法である。
、または前記薄膜集積回路を囲む格子形状であることを特徴の一つとしている。なお、材
料体が配置される箇所には穴を形成しなくともよい。また、上記各構成において、前記材
料体は、スクリーン印刷法または液滴吐出法により得られることを特徴の一つとしている
。フォトマスクを使用せずに材料体を形成することによって工程の簡略化を図っている。
また、スクリーン印刷法または液滴吐出法は、エッチングによる溶媒や反応ガスによる素
子への影響もなく、好ましい。
ことが好ましい。例えば、前記材料体として、エポキシ樹脂やテフロン(登録商標)樹脂
などを用いることができる。
ための基板に接着した後に剥離を行ってガラス基板から半導体素子を剥離していたが、本
発明では、ガラス基板をそのまま固定基板とすることで、剥離工程や転写工程において、
小さなサイズを有する集積回路がバラバラになることを防ぐ。本発明により、大きな基板
に小さなデバイスを作製し、個々に取り扱うことが簡便となる。
なる部分において、基板とデバイス部の間において空洞が形成される。この空洞は、剥離
層が部分的に除去されることで形成されるものである。
ってラミネート処理を行えば、さらなる薄膜化を実現することができる。
第1のフィルムと、第2のフィルムとで封止された半導体装置であり、
前記第1のフィルムと前記第2のフィルムとの間に、第1の絶縁膜と、該第1の絶縁膜
上に半導体素子を含む層と、該半導体素子を含む層を覆う第2の絶縁膜とを有し、
前記第1のフィルムは、前記第1の絶縁膜と接し、且つ、前記第2のフィルムは前記第2
の絶縁膜と接していることを特徴とする半導体装置である。
第1のフィルムと、第2のフィルムとで封止された半導体装置であり、
前記第1のフィルムと前記第2のフィルムとの間に、第1の絶縁膜と、該第1の絶縁膜
上に半導体素子およびアンテナを含む層と、該半導体素子およびアンテナを含む層を覆う
第2の絶縁膜とを有し、
前記第1のフィルムは、前記第1の絶縁膜と接し、且つ、前記第2のフィルムは前記第2
の絶縁膜と接していることを特徴とする半導体装置である。
、半導体素子およびアンテナに重ならない箇所に多数の穴、若しくは溝を有している。こ
の多数の穴、若しくは溝は、第1のフィルム及び第2のフィルムに達している。この多数
の穴、若しくは溝は、ガラス基板から半導体素子およびアンテナを含む層を剥離する際に
形成されたものである。
分とする材料からなるアンテナであれば、アンテナを第2の絶縁膜で覆う必要は特になく
、他の構成は、
第1のフィルムと、第2のフィルムとで封止された半導体装置であり、
前記第1のフィルムと前記第2のフィルムとの間に、第1の絶縁膜と、該第1の絶縁膜
上に半導体素子を含む層と、半導体素子を含む層上にアンテナと、を有し、
前記第1のフィルムは、前記第1の絶縁膜と接し、且つ、前記第2のフィルムは前記アン
テナと接していることを特徴とする半導体装置である。この構成とすることによって、第
2の絶縁膜を形成する工程を削減することができる。
を有しているラミネートフィルムであることを特徴の一つとしている。ラミネートフィル
ムを用いれば、フィルムを貼り付けるための接着層を形成する工程が省略できる。また、
ラミネートフィルムと第1の絶縁膜との間にアンカーコート層を設けて密着性を向上させ
てもよい。また、ラミネートフィルムと第2の絶縁膜との間にアンカーコート層を設けて
密着性を向上させてもよい。
または2種類以上の積層フィルムを指す。基材フィルムとしては、PETやPBT等のポ
リエステル、ナイロン6、ナイロン66等のポリアミド、また無機蒸着フィルム、または
紙類を用いればよい。また、接着性合成フィルムとしてはPEやPP等のポリオレフィン
、アクリル系合成樹脂、エポキシ系合成樹脂などを用いればよい。ラミネートフィルムは
ラミネート装置により、被処理体と熱圧着によりラミネートされる。なお、ラミネート工
程を行う前処理としてアンカーコート剤を塗布することが好ましく、ラミネートフィルム
と被処理体との接着を強固なものとすることができる。アンカーコート剤としてはイソシ
アネート系などを用いればよい。
材にパートコートされている接着剤層か、ラミネートフィルムの融点の低い最外層または
最内層を熱によって溶かし、加圧によって接着することを言う。
ことを特徴の一つとしている。なお、この窒化珪素または酸化珪素を主成分とする無機絶
縁膜を下地膜としてTFTが積層形成されている。
型TFTや、ボトムゲート型(逆スタガ型)TFTや、順スタガ型TFTを用いることが
可能である。また、シングルゲート構造のTFTに限定されず、複数のチャネル形成領域
を有するマルチゲート型TFT、例えばダブルゲート型TFTとしてもよい。
を含む化合物半導体膜などを適宜用いることができる。さらにTFTの活性層として、非
晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安
定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領
域を含んでいるセミアモルファス半導体膜(微結晶半導体膜、マイクロクリスタル半導体
膜とも呼ばれる)も用いることができる。
けることで、当該絶縁膜の上方に設けられた薄膜集積回路の飛散を防止することができる
。また、剥離層の一部が残存した領域を設けることで、基板上に薄膜集積回路を保持する
ことができるため、当該薄膜集積回路の基体への転置を容易に行うことができる。
のまま搬送することができるため、搬送手段を含む量産装置に用いることができる。例え
ば、ラミネート装置に、薄膜集積回路が保持された基板を搬送すれば、当該薄膜集積回路
のラミネート処理を連続的に行うことができる。
下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳
細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に
示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本
発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
ここでは、本発明の半導体装置の作製方法について以下に説明する。
基板101とは、ガラス基板、石英基板、プラスチック基板、アクリル等の可撓性を有す
る合成樹脂からなる樹脂基板、金属基板に相当する。また、剥離層11aは、珪素を含む
層をスパッタリング法やプラズマCVD法等の公知の方法により形成する。珪素を含む層
とは、非晶質半導体層、非晶質状態と結晶質状態とが混在したセミアモルファス半導体層
、結晶質半導体層に相当する。
D法やスパッタリング法等の公知の方法を用いて、酸化珪素、窒化珪素、酸化窒化珪素、
窒化酸化珪素等からなる単層膜、またはこれらの積層膜を形成する。
A)参照)。図1(A)では、第1の素子群13aと、第1の素子群に隣接する第2の素
子群13bとを示した例を示しているが、特に限定されず、基板10には多数の素子群が
設けられており、最終的に個別に切断して製品とする。なお、第1の素子群13aは、複
数のTFTとアンテナとして機能する導電層14とを含んでおり、最終的には第1の素子
群13aが一つのデバイスとなる。
が設けられた領域以外に、剥離層11aに達する開口部15を選択的に形成して、剥離層
11aを露出させる(図1(B)参照)。なお、開口部15の配置はTFTや導電層14
が設けられた領域以外であれば特に限定されず、適宜設ければよい。また、開口部15は
穴であってもよいし、幅を有する溝であってもよい。
参照)。また、ディスペンサ装置を用いて材料体16を形成することも可能である。なお
、この段階での上面図を図3に示す。剥離層を残存させたい領域に材料体16を形成すれ
ばよく、例えば、図3に上面図の一例を示したように1つの素子群を囲む格子形状とする
。図3中における鎖線A−Bが図1(C)の断面図に相当する。また、前記材料体は、フ
ッ化ハロゲンを含む気体又は液体と化学反応しない材料であることが好ましい。ここでは
材料体16として、エポキシ樹脂を用いてスクリーン印刷法により格子形状とする。
ンを基板50の一辺と平行な直線形状としてもよい。直線形状を形成する場合にはインク
ジェット法を用いることが好ましい。インクジェット法では格子形状を形成する際、交差
する部分を形成することは困難である。図5においては、素子群の間にも穴52を設ける
ことができる。また、材料体のパターンを図5とした場合は、材料体51のパターンに沿
って、接着層を用いた他の基板との貼り合わせや、ラミネートフィルムを用いたラミネー
ト処理を行うことが好ましい。
て材料体と重なる領域の剥離層11bを残存させる(図1(D)参照)。エッチング剤に
は、フッ化ハロゲンを含む気体又は液体を使用する。フッ化ハロゲンを含む気体としては
、例えば三フッ化塩素(ClF3)を使用する。材料体16を設けることによって、エッ
チング剤が開口部に入りにくくなり、結果的に材料体16の重なる領域に剥離層11bを
残存させることができる。図1(D)では残存した剥離層11bの幅を材料体のパターン
幅よりも狭い様子を示しているが、特に限定されず、両者の幅が同一、もしくは素子群に
重ならない程度に剥離層11bの幅を広くしてもよい。
ミネートフィルムに対して、第1の素子群13aと第2の素子群13bとをラミネート法
により熱圧着させて、第1の素子群13aと第2の素子群13bを基板10から剥離する
(図1(E)参照)。強度、加工作業性、コスト等の点からラミネートフィルムのトータ
ル厚さは15μm〜200μmのものを使用する。ここでは、ポリエチレン(20μm)
とポリエチレンフィルム(40μm)との積層で形成されたラミネートフィルム(トータ
ル厚さ60μm)を用いる。
変化しない範囲で加熱温度と圧力を設定することが好ましい。また、材料体16は、圧着
させる際に圧力を材料体16の部分に集中させることができ、素子群に圧力が集中するこ
とを防ぐ効果もある。
板から剥離されることもあるが、後の工程で除去することが可能である。 材料体も剥離
される場合、残存した剥離層が存在しているため、材料体と重なる絶縁膜の積層は固定さ
れたままで、材料体と絶縁膜との界面で分離される。材料体を除去する工程を省くため、
材料体16は第1の接着性合成樹脂フィルム18と密着性が悪いことが好ましい。材料体
16が第1の接着性合成樹脂フィルム18と密着性が悪い場合、剥離層が除去された部分
は第1の基材フィルム17に接着して基板10から完全に剥離され、剥離層11bが残存
している部分は基板10に保持されたままとなる。
ラミネートフィルムに代えて、接着層を有する基材を用いてもよい。
材フィルム17との積層からなるラミネートフィルムに第1の素子群13aと第2の素子
群13bとが接着された状態を得ることができる。
るラミネートフィルムに対して、第1の素子群13aと第2の素子群13bとをラミネー
ト法により熱圧着(約100℃程度)させて封止を行う(図2(B)参照)。ここでも、
ポリエチレン(20μm)とポリエチレンフィルム(40μm)との積層で形成されたラ
ミネートフィルム(トータル厚さ60μm)を用いる。なお、本実施の形態では、同じ種
類のラミネートフィルム2枚を用いて封止を行った例を示したが特に限定されず、2枚の
異なる種類のラミネートフィルムを封止に用いてもよい。
ラミネートフィルムに代えて、接着層を有する基材を用いて封止してもよい。
ムと第1の素子群とは直接接しており、間に他の材料層を有していない。こうして、2枚
のラミネートフィルム(60μm)で挟まれた非常に厚さの薄い半導体装置(合計膜厚は
第1の素子群の厚さ(3μm以下)+120μm)を提供することができる。なお、図2
(C)では、ラミネートフィルムが曲がっている図面となっているが、実際は、第1の素
子群の厚さは3μm以下であるのに対し、ラミネートフィルムは1枚当たり60μmであ
るため、貼りあわされた2枚のラミネートフィルムは、ほとんど平坦である。
定されず、材料体16を形成した後に開口部15を形成してもよい。
ここでは、実施の形態1よりも、さらに詳細な説明を行うこととする。図4を用いて半
導体装置の作製方法の例を示す。なお、図4(B)は実施の形態1に示した図3中の鎖線
C−Dで切断した断面図に相当する。
プラズマCVD法やスパッタリング法等の公知の方法を用いて、酸化珪素、窒化珪素、酸
化窒化珪素、窒化酸化珪素等からなる薄膜を形成する。
例えば、薄膜トランジスタ、容量素子、抵抗素子、ダイオード等を1つ又は複数形成する
。また、薄膜トランジスタに接続する発光素子を設けて小さな発光領域、または表示領域
を備えた素子群を設けてもよい。また、素子群106に静電破壊防止のための保護回路(
保護ダイオードなど)を設けてもよい。ここでは、素子群106として、2つのトランジ
スタ117、118を形成する。次に、素子群106を覆うように、絶縁膜107を形成
し、絶縁膜107上に、絶縁膜108を形成する。続いて、絶縁膜108上に、スパッタ
成膜後にパターニングを行う、或いは液滴吐出法によりアンテナとして機能する導電層1
10を形成する。
経て、素子群106と導電層110を含む薄膜集積回路109が完成する。(図4(A)
参照)。
ポリイミド、アクリル、ポリアミド、シロキサン、エポキシ等を用いる。シロキサンは、
珪素と酸素との結合で骨格構造が構造され、置換基に少なくとも水素を含む、又は置換基
にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも1種を有する材料である。
また、無機材料には、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等を用いる。
113を選択的に形成して、剥離層102を露出させる(図4(B)参照)。つまり、素
子と導電層110が設けられた領域の外周に開口部112、113を選択的に形成する。
開口部は、マスクを利用したエッチングやダイシング等によって形成する。
たい領域、例えば隣り合う薄膜集積回路との境界に材料体を形成すればよい。
的に除去する(図4(C)参照)。図4(C)では基板101と絶縁膜105との間に空
洞を有しているが、材料体が設けられた領域には剥離層が残存しており、薄膜集積回路1
09は基板101に固定されたままである。エッチング剤には、フッ化ハロゲンを含む気
体又は液体を使用する。フッ化ハロゲンを含む気体としては、例えば三フッ化塩素(Cl
F3)を使用する。
、薄膜集積回路109を基板101から剥離する(図4(D)参照)。この際、剥離層1
02が除去された部分は基体114に接着して基板101から完全に剥離され、剥離層が
残存している部分は基板101に保持されたままとなる。
可撓性基板には、熱硬化樹脂などの接着剤からなる接着面を設けていてもよい。また、基
体114を用いずに、物品の表面に接着させてもよい。そうすれば、実装する物品の薄型
化や軽量化に貢献することになる。
により、剥離層を部分的に除去した後も、剥離層を残存させた領域は固定状態にあるため
、薄膜集積回路109を基板101上に保持することができ、薄膜集積回路109の飛散
を防止することができる。
に設けた材料体パターンによって材料パターンの下方に剥離層を残存させることができる
ため、任意の薄膜集積回路のみを基体に転置することができる。また、基体に転置する工
程を経ると、複数の薄膜集積回路の各々は自動的に分断される。そのため、複数の薄膜集
積回路を分断する工程を省略することもできる。
本実施の形態では、薄膜集積回路の製造装置の例を示す。
、エッチング剤導入用チャンバー405、エッチング剤導入口406、エッチング剤排出
口407、第2基板移動用アーム408、ベルトコンベア410、フィルムの送り出し用
ロール411、巻き取り用ロール412、フィルム送り出し用ロール413、アライメン
ト装置414を示す。
し用キャリア401から送り出し用エレベータ402を用いて搬送される。このとき、剥
離層により薄膜集積回路を含む層は固定され、ばらばらに分離することなく基板を移動す
ることができる。なお、この段階での基板は、剥離層に達する多数の穴が形成され、さら
に隣り合う薄膜集積回路間の境界に材料体が設けられている。
含む層が形成されている絶縁基板100を挟み込んで持ち上げ、図6(C)に示すエッチ
ング剤導入用チャンバー405へ設置する。また絶縁基板100に形成された薄膜集積回
路を下方からすくい上げ、チャンバー405の下部へ絶縁基板100を端から入れること
もできる。すなわち、絶縁基板100をチャンバー405へ設置を可能とする手段であれ
ば、第1基板移動用アーム400に限定されない。
407から排出する。エッチング剤は、材料体に阻害されつつ、剥離層に達する多数の穴
を通って、剥離層を部分的、即ち、薄膜集積回路と重なる剥離層を除去して空洞を形成す
る。
装置場所に基板を移動させる。このとき、材料体により残存した剥離層により薄膜集積回
路を含む層は固定され、ばらばらに分離することなく基板を移動することができる。
、例えばスコッチテープ、タックウェルテープ(極薄片面テープ)、ダブルタックテープ
(極薄両面テープ)を極薄フィルムへ貼り合わせたもの等に基板を押し付けることによっ
て、薄膜集積回路のみを転置させる。このとき、接着面を備えるフィルムの接着強度は、
材料体が設けられた領域、即ち剥離層が残存している領域の接着強度より高くなるように
する。また、転置と同時に個々の薄膜集積回路の切り離しが行われる。なお、図6(E)
は、転置後の状態を示しており、材料体が設けられた部分は転置されず、基板に残存した
ままとなる。
隔と、薄膜集積回路の間隔が異なる場合、伸展性フィルムにアンテナを形成し、フィルム
を引っ張りながらアンテナと薄膜集積回路を貼り合わせてもよい。
ィルム)、例えばラミネート加工用フィルム、スコッチテープ、タックウェルテープ(極
薄片面テープ)、ダブルタックテープ(極薄両面テープ)を極薄フィルムへ貼り合わせた
もの等が送り出される。これらの保護フィルムは、エッチングガスに対する耐性を有し、
熱耐性が強いことが望まれる。そしてアライメント装置414、例えばCCDカメラによ
り、貼り合わせのアライメントを制御し、薄膜集積回路に保護フィルムを貼り合わせる。
12に巻き取られた状態で薄膜集積回路の移動、又は取引を行なうことができる。その結
果、5mm四方(25mm2)以下、好ましくは0.3mm四方(0.09mm2)〜4m
m四方(16mm2)の微少な薄膜集積回路が、ばらばらに分離することなく、簡便な作
製、移動、又は取引を行なうことができる。
。
本実施の形態では実施の形態3で示した製造装置とは異なる製造装置を示す。実施の形態
3では基板を第2基板移動用アームで押し付ける例であったが、本実施の形態ではロール
を用いる。
ア1203、転置用ローラー1204、フィルムの送り出し用ロール1205、取り出し
用キャリア1206、取り出し用エレベータ1207、ローラー1208a、1208b
、1208c、1208d、動作評価用装置1209、フィルム送り出し用ロール121
0、アライメント装置1211、巻き取り用ロール1212を示す。なおフィルムの送り
出し用ロール1205からは、薄膜集積回路の上面に対して接着面を備えるもの、所謂テ
ープが送り出される。
用キャリア1201から搬送され、ベルトコンベア1203上に配置される。そしてベル
トコンベア1203で運ばれた基板は、接着面を備える転置用ローラー1204に押しつ
けられ、薄膜集積回路のみが転置される。このような転置用ローラー1204は、シリコ
ン系樹脂、又はフッ素系樹脂により形成することができる。具体的には、シリコーンゴム
、パーフロロエラストマー、フルオンアフラス、テフロン(登録商標)ゴム等により形成
することができる。特に、パーフロロエラストマー、フルオンアフラスは、耐熱性、耐薬
品性の高く好ましい。
が残存している領域の接着強度より高くなるように設定する。そして、基板から薄膜集積
回路のみを転置し、基板1100はそのままベルトコンベア1203により移動する。
ッチテープ、タックウェルテープ(極薄片面テープ)、ダブルタックテープ(極薄両面テ
ープ)を極薄フィルムへ貼り合わせたもの等が送り出される。これらのフィルムは、エッ
チングガスに対する耐性を有し、熱耐性が強いことが望まれる。そして、ローラー120
8aにより、転置された薄膜集積回路に接着面を備えるフィルムを貼り合わせることがで
きる。
ー1208aの近傍にアライメント装置を設けるとよい。またアンテナの間隔と、薄膜集
積回路の間隔が異なる場合、伸展性フィルムにアンテナを形成し、フィルムを引っ張りな
がらアンテナと薄膜集積回路を貼り合わせてもよい。
置1209を通過する。このとき薄膜集積回路の動作を確認することができる。例えば、
動作評価用装置としてリーダ\ライタ装置を用い、アンテナが実装された薄膜集積回路が
搬送されてくると、所定の信号を記録し、当該信号を返信するか否かによって動作を確認
することができる。
ると、1mm四方のIDタグが約672000個作製することができるため、動作確認は
、ランダムに選択された薄膜集積回路に対して行なう。
保護フィルム)、例えばラミネート加工用フィルム、スコッチテープ、タックウェルテー
プ(極薄片面テープ)、ダブルタックテープ(極薄両面テープ)を極薄フィルムへ貼り合
わせたもの等が送り出される。これらの保護フィルムは、エッチングガスに対する耐性を
有し、熱耐性が強いことが望まれる。そしてアライメント装置1211、例えばCCDカ
メラにより、貼り合わせのアライメントを制御し、薄膜集積回路に保護フィルムを貼り合
わせる。
ール1212に巻き取られた状態で薄膜集積回路の移動、又は取引を行なうことができる
。その結果、5mm四方(25mm2)以下、好ましくは0.3mm四方(0.09mm2
)〜4mm四方(16mm2)の微少な薄膜集積回路がばらばらに分離することなく、簡
便な作製、移動、又は取引を行なうことができる。
。
本発明により作製される薄膜集積回路は、複数の素子と、アンテナとして機能する導電層
とを有する。複数の素子とは、例えば、薄膜トランジスタ、容量素子、抵抗素子、ダイオ
ード等に相当する。
が含む複数の素子は様々な回路を構成する。例えば、電源回路211、クロック発生回路
212、データ復調/変調回路213、制御回路214、インターフェイス回路215、
メモリ216、データバス217、アンテナ(アンテナコイルともよぶ)218等を有す
る(図8参照)。
する各種電源を生成する回路である。クロック発生回路212は、アンテナ218から入
力された交流信号を基に、上記の各回路に供給する各種クロックを生成する回路である。
データ復調/変調回路213は、リーダライタ219と交信するデータを復調/変調する
機能を有する。制御回路214は、例えば、中央処理ユニット(CPU、Central
Processing Unit)やマイクロプロセッサ(MPU、MicroPro
cessor Unit)等に相当し、他の回路を制御する機能を有する。アンテナ21
8は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ219は、薄膜集積
回路との交信、制御及びそのデータに関する処理を制御する。
タ回路や暗号処理専用ハードウエアといった他の構成要素を追加した構成であってもよい
。
。
本発明により作製される薄膜集積回路の用途は広範にわたるが、例えば、紙幣、硬貨、有
価証券類、無記名債券類、証書類(運転免許証や住民票等、図9(A)参照)、包装用容
器類(包装紙やボトル等、図9(B)参照)、記録媒体(DVDソフトやビデオテープ等
、図9(C)参照)、乗物類(自転車等、図9(D)参照)、身の回り品(鞄や眼鏡等、
図9(E)参照)、食品類、衣類、生活用品類、電子機器等に設けて使用することができ
る。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレ
ビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
住民票等、図9(A)参照)の写真と重ねて薄膜集積回路210を配置することができ、
有用である。
れる。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂
に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に薄膜集
積回路を設けることにより、偽造を防止することができる。また、包装用容器類、記録媒
体、身の回り品、食品類、衣類、生活用品類、電子機器等に薄膜集積回路を設けることに
より、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類に
薄膜集積回路を設けることにより、偽造や盗難を防止することができる。
化を図ることができる。例えば、表示部294を含む携帯端末の側面にリーダライタ29
5を設けて、物品297の側面に薄膜集積回路296を設ける場合が挙げられる(図10
(A)参照)。この場合、リーダライタ295に薄膜集積回路296をかざすと、表示部
294に物品297の原材料や原産地、流通過程の履歴等の情報が表示されるシステムに
なっている。また、別の例として、ベルトコンベアの脇にリーダライタ295を設ける場
合が挙げられる(図10(B)参照)。この場合、物品297の検品を簡単に行うことが
できる。
。
本実施の形態では、アンテナを露出したまま剥離、転写を行って半導体素子を形成する
例を図11を用いて説明する。なお、実施の形態1とは第2の絶縁膜を形成しない以外は
同じプロセスであるため詳細な説明は省略する。
リング法やプラズマCVD法等の公知の方法により形成する。
地膜として半導体素子を含む層312bを形成する。最後にアルミニウムを主成分とする
材料でアンテナ314を形成する。このアンテナ314は三フッ化塩素(ClF3)に耐
えることができるため、その上に絶縁膜を形成する必要がない。また、絶縁膜を設けない
分、信号の送受信を行いやすくなる。
的には素子群313aとTFTに接続されたアンテナとで一つのデバイスとなる。
14が設けられた領域以外に、剥離層に達する開口部を選択的に形成して、剥離層の一部
を露出させる。
て材料体と重なる領域の剥離層を残存させる。
るラミネートフィルムに対して、素子群313aをラミネート法により熱圧着させて、素
子群313aを基板から剥離する。ここでは、ポリエチレン(10μm)とポリエチレン
フィルム(20μm)との積層で形成されたラミネートフィルム(トータル厚さ30μm
)を用いる。
らなるラミネートフィルムに対して、素子群313aをラミネート法により熱圧着(約1
00℃程度)させて封止を行う。ここでも、ポリエチレン(10μm)とポリエチレンフ
ィルム(20μm)との積層で形成されたラミネートフィルム(トータル厚さ30μm)
を用いる。
アンテナとは直接接しており、間に他の材料層を有していない。こうして、2枚のラミネ
ートフィルム(30μm)で挟まれた非常に厚さの薄い半導体装置(合計膜厚は第1の素
子群の厚さ(3μm以下)+60μm)を提供することができる。
。
200mm、1100mm×1250mm、1150mm×1300mm、またはこれら
以上の基板サイズのガラス基板上に小さな多数の電子部品素子を搭載し、個別に切断して
製品とするマトリックスタイプ(多数個取りタイプ)の製造方法を実現できる。
11a:剥離層
11b:残存した剥離層
12a:絶縁膜
12b:半導体素子を含む層
13a:第1の素子群
13b:第1の素子群
15:開口部(穴または溝)
16:材料体
17:第1の基材フィルム
18:第1の接着性合成樹脂
19:第2の基材フィルム
20:第2の接着性合成樹脂
Claims (3)
- 基板上に剥離層を形成し、
前記剥離層の上方に、第1の領域と第2の領域とを有する層を形成し、
前記第1の領域に前記剥離層に達する第1の開口部と、前記第2の領域に前記剥離層に達する第2の開口部と、を形成し、
前記第1の領域と前記第2の領域の間の領域の上方に、材料体を形成し、
前記第1の開口部及び前記第2の開口部にエッチング剤を導入することによって、前記材料体と重なる前記剥離層の一部を残存させつつ前記剥離層の他の一部を除去し、
前記基板から前記第1の領域及び前記第2の領域を分離することを特徴とする半導体装置の作製方法。 - 請求項1において、
前記材料体は、エポキシ樹脂を有することを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、
前記材料体は、膜厚が1μm以上であることを特徴とする半導体装置の作製方法。
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US7482248B2 (en) * | 2004-12-03 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
US8153511B2 (en) * | 2005-05-30 | 2012-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US8030132B2 (en) * | 2005-05-31 | 2011-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device including peeling step |
US7605056B2 (en) | 2005-05-31 | 2009-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device including separation by physical force |
US7767543B2 (en) | 2005-09-06 | 2010-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a micro-electro-mechanical device with a folded substrate |
KR101319468B1 (ko) * | 2005-12-02 | 2013-10-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
JP2009033727A (ja) * | 2007-06-22 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2009057669A1 (en) * | 2007-11-01 | 2009-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing photoelectric conversion device |
KR101582503B1 (ko) * | 2008-05-12 | 2016-01-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
WO2009142310A1 (en) * | 2008-05-23 | 2009-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
KR101004849B1 (ko) * | 2008-09-02 | 2010-12-28 | 삼성전기주식회사 | 박막소자 제조방법 |
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KR101611643B1 (ko) | 2008-10-01 | 2016-04-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP5586920B2 (ja) * | 2008-11-20 | 2014-09-10 | 株式会社半導体エネルギー研究所 | フレキシブル半導体装置の作製方法 |
US9184338B2 (en) * | 2011-09-28 | 2015-11-10 | Bbsa Limited | Semiconductor device and method of manufacturing the same |
CN103337500B (zh) * | 2013-05-24 | 2015-12-23 | 友达光电股份有限公司 | 主动元件阵列基板及其制造方法 |
TWI732735B (zh) * | 2013-12-03 | 2021-07-11 | 日商半導體能源研究所股份有限公司 | 剝離裝置以及疊層體製造裝置 |
US10582618B2 (en) * | 2014-05-16 | 2020-03-03 | The Regents Of The University Of California | Fabrication of flexible electronic devices |
US20190045620A1 (en) * | 2014-07-09 | 2019-02-07 | Schreiner Group Gmbh & Co. Kg | Sensor device with a flexible electrical conductor structure |
JP6668004B2 (ja) * | 2015-06-09 | 2020-03-18 | カンタツ株式会社 | 回路パターン製造装置、回路パターン製造方法および回路パターン製造プログラム |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US637633A (en) * | 1898-12-09 | 1899-11-21 | Kinnear Mfg Company Ltd | Acetylene-gas generator. |
JP3364081B2 (ja) * | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3406727B2 (ja) | 1995-03-10 | 2003-05-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
US5757456A (en) | 1995-03-10 | 1998-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating involving peeling circuits from one substrate and mounting on other |
FR2781925B1 (fr) * | 1998-07-30 | 2001-11-23 | Commissariat Energie Atomique | Transfert selectif d'elements d'un support vers un autre support |
JP2000077576A (ja) * | 1998-09-02 | 2000-03-14 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
JP4151164B2 (ja) * | 1999-03-19 | 2008-09-17 | 株式会社デンソー | 半導体装置の製造方法 |
US7060153B2 (en) * | 2000-01-17 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of manufacturing the same |
TW522531B (en) * | 2000-10-20 | 2003-03-01 | Matsushita Electric Ind Co Ltd | Semiconductor device, method of manufacturing the device and mehtod of mounting the device |
JP4524561B2 (ja) * | 2001-07-24 | 2010-08-18 | セイコーエプソン株式会社 | 転写方法 |
US6514795B1 (en) * | 2001-10-10 | 2003-02-04 | Micron Technology, Inc. | Packaged stacked semiconductor die and method of preparing same |
JP3908514B2 (ja) | 2001-11-20 | 2007-04-25 | 大日本印刷株式会社 | Icタグ付き包装体とicタグ付き包装体の製造方法 |
US7309620B2 (en) * | 2002-01-11 | 2007-12-18 | The Penn State Research Foundation | Use of sacrificial layers in the manufacture of high performance systems on tailored substrates |
JP3831287B2 (ja) * | 2002-04-08 | 2006-10-11 | 株式会社日立製作所 | 半導体装置の製造方法 |
TWI239581B (en) * | 2003-01-16 | 2005-09-11 | Casio Computer Co Ltd | Semiconductor device and method of manufacturing the same |
US20040235267A1 (en) * | 2003-05-23 | 2004-11-25 | James Sheats | Lamination and delamination technique for thin film processing |
US6936491B2 (en) * | 2003-06-04 | 2005-08-30 | Robert Bosch Gmbh | Method of fabricating microelectromechanical systems and devices having trench isolated contacts |
CN1894796B (zh) * | 2003-12-15 | 2010-09-01 | 株式会社半导体能源研究所 | 薄膜集成电路器件的制造方法和非接触薄膜集成电路器件及其制造方法 |
US7452786B2 (en) * | 2004-06-29 | 2008-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film integrated circuit, and element substrate |
US7927971B2 (en) * | 2004-07-30 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US7482248B2 (en) * | 2004-12-03 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
US7465674B2 (en) * | 2005-05-31 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
-
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