JP2013012765A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013012765A
JP2013012765A JP2012188502A JP2012188502A JP2013012765A JP 2013012765 A JP2013012765 A JP 2013012765A JP 2012188502 A JP2012188502 A JP 2012188502A JP 2012188502 A JP2012188502 A JP 2012188502A JP 2013012765 A JP2013012765 A JP 2013012765A
Authority
JP
Japan
Prior art keywords
silicon
type
semiconductor device
intrinsic
shows
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012188502A
Other languages
English (en)
Other versions
JP5312656B2 (ja
JP2013012765A5 (ja
Inventor
Fujio Masuoka
富士雄 舛岡
Hiroki Nakamura
広記 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2012188502A priority Critical patent/JP5312656B2/ja
Publication of JP2013012765A publication Critical patent/JP2013012765A/ja
Publication of JP2013012765A5 publication Critical patent/JP2013012765A5/ja
Application granted granted Critical
Publication of JP5312656B2 publication Critical patent/JP5312656B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】1個の柱を用いてインバータを構成することにより、高集積なCMOSインバータ回路からなる半導体装置を提供する。
【解決手段】第1のシリコンと、該第1のシリコンとは極性が異なる第2のシリコンと、前記第1のシリコンと前記第2のシリコンとの間に配置され、基板に対して垂直方向に延びている第1の絶縁物とからなる1本の柱と、前記第1のシリコンの上下のそれぞれに配置され、前記第1のシリコンとは極性が異なる第1の高濃度不純物を含むシリコン層と、前記第2のシリコンの上下のそれぞれに配置され、前記第2のシリコンとは極性が異なる第2の高濃度不純物を含むシリコン層と、前記第1のシリコンと前記第2のシリコンと前記第1の絶縁物とを取り囲む第2の絶縁物と、前記第2の絶縁物を取り囲む導電体とを含む半導体装置により、上記課題を解決する。
【選択図】図1

Description

この発明は半導体装置に関するものである。
半導体装置、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案され、SGTを用いたCMOSインバータ回路が提案された(例えば、非特許文献1)
インバータは、pMOSトランジスタとnMOSトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍とする必要がある。そのため、従来のSGTを用いたCMOSインバータ回路では、2個のpMOS SGTと、1個のnMOS SGTで構成されている。すなわち、従来のSGTを用いたCMOSインバータ回路は、計3個の島状半導体で構成されている。
S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、"A Nobel Circuit Technology with Surrounding Gate Transistors (SGT’s) for Ultra High Density DRAM’s"、IEEE JSSC、Vol.30、No.9、1995.
そこで、1個の柱を用いてインバータを構成することにより、高集積なCMOSインバータ回路からなる半導体装置を提供することを目的とする。
本発明の1態様では、
第1のシリコンと、該第1のシリコンとは極性が異なる第2のシリコンと、前記第1のシリコンと前記第2のシリコンとの間に配置され、基板に対して垂直方向に延びている第1の絶縁物とからなる1本の柱と、
前記第1のシリコンの上下のそれぞれに配置され、前記第1のシリコンとは極性が異なる第1の高濃度不純物を含むシリコン層と、
前記第2のシリコンの上下のそれぞれに配置され、前記第2のシリコンとは極性が異なる第2の高濃度不純物を含むシリコン層と、
前記第1のシリコンと前記第2のシリコンと前記第1の絶縁物とを取り囲む第2の絶縁物と、
前記第2の絶縁物を取り囲む導電体とを含み、
前記第1のシリコンの上に配置される前記第1の高濃度不純物を含むシリコン層と前記第2のシリコンの上に配置される前記第2の高濃度不純物を含むシリコン層を電気的に接続し、
前記第1のシリコンの下に配置される前記第1の高濃度不純物を含むシリコン層に第1の電源を供給し、
前記第2のシリコンの下に配置される前記第2の高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置である。
また、本発明の好ましい態様では、
1本の柱が、n型もしくはイントリンジック型のシリコンと、p型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第1の酸化膜からなり、
p型もしくはイントリンジック型のシリコンの上にn型高濃度不純物を含むシリコン層を持ち、
p型もしくはイントリンジック型のシリコンの下にn型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンの上にp型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンの下にp型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンと第1の酸化膜とp型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と該n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層を電気的に接続し、
該p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層に第1の電源を供給し、
該n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置である。
また、本発明の好ましい態様では、
p型もしくはイントリンジック型のシリコンは四角柱であり、
n型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
p型もしくはイントリンジック型のシリコンは半円柱であり、
n型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
ゲート絶縁膜は、
ゲート電極と、
p型もしくはイントリンジック型のシリコンと、
p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と、
p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
n型もしくはイントリンジック型のシリコンと、
n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層と、
n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
本発明では、
第1のシリコンと、該第1のシリコンとは極性が異なる第2のシリコンと、前記第1のシリコンと前記第2のシリコンとの間に配置され、基板に対して垂直方向に延びている第1の絶縁物とからなる1本の柱と、
前記第1のシリコンの上下のそれぞれに配置され、前記第1のシリコンとは極性が異なる第1の高濃度不純物を含むシリコン層と、
前記第2のシリコンの上下のそれぞれに配置され、前記第2のシリコンとは極性が異なる第2の高濃度不純物を含むシリコン層と、
前記第1のシリコンと前記第2のシリコンと前記第1の絶縁物とを取り囲む第2の絶縁物と、
前記第2の絶縁物を取り囲む導電体とを含み、
前記第1のシリコンの上に配置される前記第1の高濃度不純物を含むシリコン層と前記第2のシリコンの上に配置される前記第2の高濃度不純物を含むシリコン層を電気的に接続し、
前記第1のシリコンの下に配置される前記第1の高濃度不純物を含むシリコン層に第1の電源を供給し、
前記第2のシリコンの下に配置される前記第2の高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置により、
1本の柱を用いてインバータを構成することができ、高集積なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
1本の柱が、n型もしくはイントリンジック型のシリコンと、p型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第1の酸化膜とからなり、
p型もしくはイントリンジック型のシリコンの上にn型高濃度不純物を含むシリコン層を持ち、
p型もしくはイントリンジック型のシリコンの下にn型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンの上にp型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンの下にp型高濃度不純物を含むシリコン層を持ち、
n型もしくはイントリンジック型のシリコンと第1の酸化膜とp型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
ゲート絶縁膜を囲むゲート電極を有し、
該p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と該n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層を電気的に接続し、
該p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層に第1の電源を供給し、
該n型もしくはイントリンジック型のシリコンの下(上)に存在するp型高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置により、
1本の柱を用いてインバータを構成することができ、高集積なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
p型もしくはイントリンジック型のシリコンは四角柱であり、
n型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする前記記載の半導体装置により、
四角形のレジストを用いて1個の柱を形成することができ、高集積なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
p型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
p型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする前記記載の半導体装置により、
n型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする前記記載の半導体装置により、
n型もしくはイントリンジック型のシリコンを空乏化することができ、高集積で高速なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
p型もしくはイントリンジック型のシリコンは半円柱であり、
n型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする前記記載の半導体装置により、
円形のレジストを用いて1個の柱を形成することができ、高集積なCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
ゲート絶縁膜は、
ゲート電極と、
p型もしくはイントリンジック型のシリコンと、
p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と、
p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
n型もしくはイントリンジック型のシリコンと、
n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層と、
n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、
pMOSトランジスタ、nMOSトランジスタともにエンハンスメント型とすることができる。
(a)この発明に係る半導体装置の平面図。(b)この発明に係る半導体装置のX−X’断面図。(c)この発明に係る半導体装置のY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係る半導体装置の製造例を示す平面図。(b)この発明に係る半導体装置の製造例を示すX−X’断面図。(c)この発明に係る半導体装置の製造例を示すY−Y’断面図。 (a)この発明に係わる半導体装置の他の実施例を示す平面図。(b)この発明に係わる半導体装置の他の実施例を示すX−X’断面図。(c)この発明に係わる半導体装置の他の実施例を示すY−Y’断面図。
この発明に係る半導体装置の平面図と断面構造をそれぞれ図1(a)、(b)、(c)に示す。図1(a)は平面図であり、図1(b)はX−X’断面図、図1(c)はY−Y’断面図である。
この実施例では、
1本の柱がn型もしくはイントリンジック型のシリコン104と第1の酸化膜116とp型もしくはイントリンジック型のシリコン102からなり、
p型もしくはイントリンジック型のシリコン102の上にn型高濃度不純物を含むシリコン層134を持ち、
p型もしくはイントリンジック型のシリコン102の下にn型高濃度不純物を含むシリコン層122を持ち、
n型もしくはイントリンジック型のシリコン104の上にp型高濃度不純物を含むシリコン層136を持ち、
n型もしくはイントリンジック型のシリコン104の下にp型高濃度不純物を含むシリコン層124を持ち、
n型もしくはイントリンジック型のシリコン104と第1の酸化膜116とp型もしくはイントリンジック型のシリコン102から形成される柱を囲むゲート絶縁膜127が存在し、
ゲート絶縁膜127を囲むゲート電極128を有し、
該p型もしくはイントリンジック型のシリコン102の上に存在するn型高濃度不純物を含むシリコン層134と該n型もしくはイントリンジック型のシリコン104の上に存在するp型高濃度不純物を含むシリコン層136を電気的に接続し、
該p型もしくはイントリンジック型のシリコン102の下に存在するn型高濃度不純物を含むシリコン層122に第1の電源を供給し、
該n型もしくはイントリンジック型のシリコン104の下に存在するp型高濃度不純物を含むシリコン層124に第2の電源を供給することにより動作する半導体装置である。
n型高濃度不純物を含むシリコン層134上に、金属とシリコンの化合物138が形成され、
n型高濃度不純物を含むシリコン層122上に、金属とシリコンの化合物137が形成され、
p型高濃度不純物を含むシリコン層136上に、金属とシリコンの化合物139が形成され、
p型高濃度不純物を含むシリコン層124上に、金属とシリコンの化合物140が形成される。
金属とシリコンの化合物138と、金属とシリコンの化合物139上にコンタクト148が形成され、
金属とシリコンの化合物137上にコンタクト147が形成され、
金属とシリコンの化合物140上にコンタクト149が形成され、
ゲート電極128上にコンタクト150が形成される。
コンタクト147上に第1メタル151が形成され、第1の電源が供給され、
コンタクト149上に第1メタル153が形成され、第2の電源が供給され、
コンタクト148上に第1メタル152が形成され、
コンタクト150上に第1メタル154が形成される。
p型もしくはイントリンジック型のシリコン102は四角柱であり、
n型もしくはイントリンジック型のシリコン104は四角柱であることにより、四角形のレジストを用いて1個の柱を形成することができる。
p型もしくはイントリンジック型のシリコン102である四角柱の底面の四角形の、第1の酸化膜116に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
p型もしくはイントリンジック型のシリコンを空乏化することができる。
p型もしくはイントリンジック型のシリコン102である四角柱の底面の四角形の、第1の酸化膜116に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
p型もしくはイントリンジック型のシリコンを空乏化することができる。
n型もしくはイントリンジック型のシリコン104である四角柱の底面の四角形の、第1の酸化膜116に接する辺の長さは、最大空乏層幅の二倍、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことにより、
n型もしくはイントリンジック型のシリコンを空乏化することができる。
n型もしくはイントリンジック型のシリコン104である四角柱の底面の四角形の、第1の酸化膜116に接する辺に直交する辺の長さは、最大空乏層幅、すなわちフェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根より短いことにより、
n型もしくはイントリンジック型のシリコンを空乏化することができる。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図2〜図63を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図2〜図63は、この発明に係る半導体装置の製造例を示している。(a)は平面図、(b)はX−X’断面図、(c)はY−Y’断面図を示している。
図2を参照して、酸化膜101上に形成されたp型もしくはイントリンジック型のシリコン102に、n型のシリコンを形成するためのレジスト103を形成する。イントリンジック型を用いる場合、この工程は不要である。
図3を参照して、不純物を導入し、n型もしくはイントリンジック方のシリコン104を形成する。イントリンジック型を用いる場合、この工程は不要である。
図4を参照して、レジスト103を剥離する。
図5を参照して、酸化膜105、窒化膜106を堆積する。
図6を参照して、窒化膜エッチングのためのレジスト107、108を形成する。
図7を参照して、窒化膜をエッチングし、酸化膜をエッチングし、窒化膜109、110、酸化膜111、112に分離する。
図8を参照して、レジスト107、108を剥離する。
図9を参照して、窒化膜113を堆積する。
図10を参照して、窒化膜をエッチバックし、窒化膜サイドウォール114、115を形成する。
図11を参照して、シリコンをエッチングする。
図12を参照して、第1の酸化膜116を堆積し、平坦化する。
図13を参照して、窒化膜117を堆積する。
図14を参照して、柱形成のためのレジスト118を形成する。
図15を参照して、窒化膜をエッチングする。
図16を参照して、酸化膜111、112をエッチングする。
図17を参照して、レジスト118を剥離する。
図18を参照して、シリコンをエッチングし、柱を形成する。
図19を参照して、酸化膜119を堆積する。
図20を参照して、酸化膜をエッチングし、サイドウォール状に残存させる。
図21を参照して、素子分離するためのレジスト120を形成する。
図22を参照して、シリコンをエッチングし、素子分離を行う。
図23を参照して、レジスト120を剥離する。
図24を参照して、不純物導入のためのレジスト121を形成する。
図25を参照して、不純物を導入し、n型高濃度不純物を含むシリコン層122を形成する。
図26を参照して、レジスト121を剥離する。
図27を参照して、不純物導入のためのレジスト123を形成する。
図28を参照して、不純物を導入し、p型高濃度不純物を含むシリコン層124を形成する。
図29を参照して、レジスト123を剥離する。
図30を参照して、酸化膜をエッチングする。
図31を参照して、酸化膜125を堆積する。
図32を参照して、酸化膜をエッチバックする。このとき、窒化膜117上にも酸化膜126が残存する。
図33を参照して、ゲート絶縁膜である高誘電体膜127、ゲート電極である金属128を堆積し、平坦化する。平坦化の際、酸化膜126はエッチングされる。
ゲート絶縁膜127は、
ゲート電極128と、
p型もしくはイントリンジック型のシリコン102と、
後に形成されるp型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン134層と、
p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層と122、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
n型もしくはイントリンジック型のシリコン104と、
後に形成されるn型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層136と、
n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層124と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極128は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることが好ましい。
図34を参照して、金属128をエッチバックする。
図35を参照して、酸化膜129を堆積し、平坦化する。
図36を参照して、酸化膜129をエッチバックする。
図37を参照して、窒化膜130を堆積する。
図38を参照して、窒化膜130をエッチングし、サイドウォール状に残存させる。
図39を参照して、ゲート形成のためのレジスト131を形成する。
図40を参照して、酸化膜129をエッチングする。
図41を参照して、金属128をエッチングし、ゲート電極を形成する。
図42を参照して、レジスト131を剥離する。
図43を参照して、酸化膜132を堆積する。
図44を参照して、酸化膜132をエッチングし、サイドウォール状に残存させる。
図45を参照して、高誘電体膜127をエッチングする。
図46を参照して、窒化膜130、117、114、115をエッチングする。
図47を参照して、高誘電体膜127をエッチングする。
図48を参照して、酸化膜をエッチングし、n型高濃度不純物を含むシリコン層122、p型高濃度不純物を含むシリコン層124を露出する。
図49を参照して、不純物導入のためのレジスト133を形成する。
図50を参照して、不純物を導入し、n型高濃度不純物を含むシリコン層134を形成する。
図51を参照して、レジスト133を剥離する。
図52を参照して、不純物形成のためのレジスト135を形成する。
図53を参照して、不純物を導入し、p型高濃度不純物を含むシリコン層136を形成する。
図54を参照して、レジスト135を剥離する。
図55を参照して、金属とシリコンの化合物137、138、139、140を形成する。
図56を参照して、窒化膜141を堆積し、酸化膜142を堆積し、平坦化を行う。
図57を参照して、コンタクト孔143、144を形成する。
図58を参照して、コンタクト孔145を形成する。
図59を参照して、コンタクト孔146を形成する。
図60を参照して、窒化膜141をエッチングする。
図61を参照して、酸化膜をエッチングする。
図62を参照して、コンタクト147、148、149、150を形成する。
図63を参照して、第1メタル151、152、153、154を形成する。
実施例1では、p型もしくはイントリンジック型のシリコンは四角柱であり、
n型もしくはイントリンジック型のシリコンは四角柱である構造を用いたが、
p型もしくはイントリンジック型のシリコンは半円柱であり、
n型もしくはイントリンジック型のシリコンは半円柱である構造を用いてもよい。
p型もしくはイントリンジック型のシリコンは半円柱であり、
n型もしくはイントリンジック型のシリコンは半円柱である構造を用いた実施例を示す平面図と断面構造をそれぞれ図64(a)、(b)、(c)に示す。図64(a)は平面図であり、図64(b)はX−X’断面図、図64(c)はY−Y’断面図である。
この実施例では、
1本の柱がn型もしくはイントリンジック型のシリコン204と第1の酸化膜216とp型もしくはイントリンジック型のシリコン202からなり、
p型もしくはイントリンジック型のシリコン202の上にn型高濃度不純物を含むシリコン層234を持ち、
p型もしくはイントリンジック型のシリコン202の下にn型高濃度不純物を含むシリコン層222を持ち、
n型もしくはイントリンジック型のシリコン204の上にp型高濃度不純物を含むシリコン層236を持ち、
n型もしくはイントリンジック型のシリコン204の下にp型高濃度不純物を含むシリコン層224を持ち、
n型もしくはイントリンジック型のシリコン204と第1の酸化膜216とp型もしくはイントリンジック型のシリコン202から形成される柱を囲むゲート絶縁膜227が存在し、
ゲート絶縁膜227を囲むゲート電極228を有し、
該p型もしくはイントリンジック型のシリコン202の上に存在するn型高濃度不純物を含むシリコン層234と該n型もしくはイントリンジック型のシリコン204の上に存在するp型高濃度不純物を含むシリコン層236を電気的に接続し、
該p型もしくはイントリンジック型のシリコン202の下に存在するn型高濃度不純物を含むシリコン層222に第1の電源を供給し、
該n型もしくはイントリンジック型のシリコン204の下に存在するp型高濃度不純物を含むシリコン層224に第2の電源を供給することを特徴とする半導体装置である。
n型高濃度不純物を含むシリコン層234上に、金属とシリコンの化合物238が形成され、
n型高濃度不純物を含むシリコン層222上に、金属とシリコンの化合物237が形成され、
p型高濃度不純物を含むシリコン層236上に、金属とシリコンの化合物239が形成され、
p型高濃度不純物を含むシリコン層224上に、金属とシリコンの化合物240が形成される。
金属とシリコンの化合物238と、金属とシリコンの化合物239上にコンタクト248が形成され、
金属とシリコンの化合物237上にコンタクト247が形成され、
金属とシリコンの化合物240上にコンタクト249が形成され、
ゲート電極228上にコンタクト250が形成される。
コンタクト247上に第1メタル251が形成され、第1の電源が供給され、
コンタクト249上に第1メタル253が形成され、第2の電源が供給され、
コンタクト248上に第1メタル252が形成され、
コンタクト250上に第1メタル254が形成される。
p型もしくはイントリンジック型のシリコン202は半円柱であり、
n型もしくはイントリンジック型のシリコン204は半円柱であることにより、半円のレジストを用いて1個の柱を形成することができる。
101.酸化膜
102.p型もしくはイントリンジック型のシリコン
103.レジスト
104.n型もしくはイントリンジック型のシリコン
105.酸化膜
106.窒化膜
107.レジスト
108.レジスト
109.窒化膜
110.窒化膜
111.酸化膜
112.酸化膜
113.窒化膜
114.窒化膜サイドウォール
115.窒化膜サイドウォール
116.第1の酸化膜
117.窒化膜
118.レジスト
119.酸化膜
120.レジスト
121.レジスト
122.n型高濃度不純物を含むシリコン層
123.レジスト
124.p型高濃度不純物を含むシリコン層
125.酸化膜
126.酸化膜
127.ゲート絶縁膜、高誘電体膜
128.ゲート電極、金属
129.酸化膜
130.窒化膜
131.レジスト
132.酸化膜
133.レジスト
134.n型高濃度不純物を含むシリコン層
135.レジスト
136.p型高濃度不純物を含むシリコン層
137.金属とシリコンの化合物
138.金属とシリコンの化合物
139.金属とシリコンの化合物
140.金属とシリコンの化合物
141.窒化膜
142.酸化膜
143.コンタクト孔
144.コンタクト孔
145.コンタクト孔
146.コンタクト孔
147.コンタクト
148.コンタクト
149.コンタクト
150.コンタクト
151.第1メタル
152.第1メタル
153.第1メタル
154.第1メタル
202.p型もしくはイントリンジック型のシリコン
204.n型もしくはイントリンジック型のシリコン
216.第1の酸化膜
222.n型高濃度不純物を含むシリコン層
224.p型高濃度不純物を含むシリコン層
227.ゲート絶縁膜
228.ゲート電極
234.n型高濃度不純物を含むシリコン層
236.p型高濃度不純物を含むシリコン層
237.金属とシリコンの化合物
238.金属とシリコンの化合物
239.金属とシリコンの化合物
240.金属とシリコンの化合物
247.コンタクト
248.コンタクト
249.コンタクト
250.コンタクト
251.第1メタル
252.第1メタル
253.第1メタル
254.第1メタル

Claims (9)

  1. 第1のシリコンと、該第1のシリコンとは極性が異なる第2のシリコンと、前記第1のシリコンと前記第2のシリコンとの間に配置され、基板に対して垂直方向に延びている第1の絶縁物とからなる1本の柱と、
    前記第1のシリコンの上下のそれぞれに配置され、前記第1のシリコンとは極性が異なる第1の高濃度不純物を含むシリコン層と、
    前記第2のシリコンの上下のそれぞれに配置され、前記第2のシリコンとは極性が異なる第2の高濃度不純物を含むシリコン層と、
    前記第1のシリコンと前記第2のシリコンと前記第1の絶縁物とを取り囲む第2の絶縁物と、
    前記第2の絶縁物を取り囲む導電体とを含み、
    前記第1のシリコンの上に配置される前記第1の高濃度不純物を含むシリコン層と前記第2のシリコンの上に配置される前記第2の高濃度不純物を含むシリコン層を電気的に接続し、
    前記第1のシリコンの下に配置される前記第1の高濃度不純物を含むシリコン層に第1の電源を供給し、
    前記第2のシリコンの下に配置される前記第2の高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置。
  2. 1本の柱が、n型もしくはイントリンジック型のシリコンと、p型もしくはイントリンジック型のシリコンと、これらシリコンの間に配置され、基板に対して垂直方向に延びている第1の酸化膜とからなり、
    p型もしくはイントリンジック型のシリコンの上にn型高濃度不純物を含むシリコン層を持ち、
    p型もしくはイントリンジック型のシリコンの下にn型高濃度不純物を含むシリコン層を持ち、
    n型もしくはイントリンジック型のシリコンの上にp型高濃度不純物を含むシリコン層を持ち、
    n型もしくはイントリンジック型のシリコンの下にp型高濃度不純物を含むシリコン層を持ち、
    n型もしくはイントリンジック型のシリコンと第1の酸化膜とp型もしくはイントリンジック型のシリコンから形成される柱を囲むゲート絶縁膜が存在し、
    ゲート絶縁膜を囲むゲート電極を有し、
    該p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と該n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層を電気的に接続し、
    該p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層に第1の電源を供給し、
    該n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層に第2の電源を供給することにより動作する半導体装置。
  3. p型もしくはイントリンジック型のシリコンは四角柱であり、
    n型もしくはイントリンジック型のシリコンは四角柱であることを特徴とする請求項2に記載の半導体装置。
  4. p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項3に記載の半導体装置。
  5. p型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とp型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項3に記載の半導体装置。
  6. n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根の二倍より短いことを特徴とする請求項3に記載の半導体装置。
  7. n型もしくはイントリンジック型のシリコンである四角柱の底面の四角形の、第1の酸化膜に接する辺に直交する辺の長さは、フェルミポテンシャルの二倍にシリコンの誘電率の二倍を乗じたものを電子の電荷量とn型のシリコンの不純物濃度とで割ったものの平方根より短いことを特徴とする請求項3に記載の半導体装置。
  8. p型もしくはイントリンジック型のシリコンは半円柱であり、
    n型もしくはイントリンジック型のシリコンは半円柱であることを特徴とする請求項2に記載の半導体装置
  9. ゲート絶縁膜は、
    ゲート電極と、
    p型もしくはイントリンジック型のシリコンと、
    p型もしくはイントリンジック型のシリコンの上に存在するn型高濃度不純物を含むシリコン層と、
    p型もしくはイントリンジック型のシリコンの下に存在するn型高濃度不純物を含むシリコン層と、
    で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
    n型もしくはイントリンジック型のシリコンと、
    n型もしくはイントリンジック型のシリコンの上に存在するp型高濃度不純物を含むシリコン層と、
    n型もしくはイントリンジック型のシリコンの下に存在するp型高濃度不純物を含むシリコン層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
    ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項2乃至8のうちいずれか一項に記載の半導体装置。
JP2012188502A 2012-08-29 2012-08-29 半導体装置 Active JP5312656B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012188502A JP5312656B2 (ja) 2012-08-29 2012-08-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012188502A JP5312656B2 (ja) 2012-08-29 2012-08-29 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009229591A Division JP5356970B2 (ja) 2009-10-01 2009-10-01 半導体装置

Publications (3)

Publication Number Publication Date
JP2013012765A true JP2013012765A (ja) 2013-01-17
JP2013012765A5 JP2013012765A5 (ja) 2013-05-09
JP5312656B2 JP5312656B2 (ja) 2013-10-09

Family

ID=47686325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012188502A Active JP5312656B2 (ja) 2012-08-29 2012-08-29 半導体装置

Country Status (1)

Country Link
JP (1) JP5312656B2 (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070757A (ja) * 1983-09-28 1985-04-22 Hitachi Ltd 半導体集積回路
JPH03187272A (ja) * 1989-12-15 1991-08-15 Mitsubishi Electric Corp Mos型電界効果トランジスタ及びその製造方法
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6420751B1 (en) * 1993-05-12 2002-07-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
WO2009057194A1 (ja) * 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
WO2009096466A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070757A (ja) * 1983-09-28 1985-04-22 Hitachi Ltd 半導体集積回路
JPH03187272A (ja) * 1989-12-15 1991-08-15 Mitsubishi Electric Corp Mos型電界効果トランジスタ及びその製造方法
US6420751B1 (en) * 1993-05-12 2002-07-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20060261406A1 (en) * 2005-05-18 2006-11-23 Yijian Chen Vertical integrated-gate CMOS device and its fabrication process
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
WO2009057194A1 (ja) * 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
WO2009096466A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置

Also Published As

Publication number Publication date
JP5312656B2 (ja) 2013-10-09

Similar Documents

Publication Publication Date Title
JP5356970B2 (ja) 半導体装置
JP5006378B2 (ja) 半導体装置及びその製造方法
TWI514549B (zh) 半導體元件與其形成方法
TWI423429B (zh) 半導體裝置
JP5006379B2 (ja) 半導体装置
CN103474397A (zh) 制造finfet器件的方法
JP5032532B2 (ja) 半導体装置及びその製造方法
JP5990843B2 (ja) 半導体装置の製造方法、及び、半導体装置
WO2013171873A1 (ja) 半導体装置
JP5989238B2 (ja) 半導体装置、及び、半導体装置の製造方法
JP5928658B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5654184B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5006375B2 (ja) 半導体装置及びその製造方法
JP5395748B2 (ja) 半導体装置及びその製造方法
JP5312656B2 (ja) 半導体装置
JP5689193B2 (ja) 半導体装置
JP5491602B2 (ja) 半導体装置
JP5833214B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2016184750A (ja) 半導体装置、及び、半導体装置の製造方法
JP6527831B2 (ja) 半導体装置
JP6159777B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2016048721A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130327

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20130327

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20130402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130626

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130702

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5312656

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250