JP2013004863A - 半導体チップ、半導体チップの製造方法、および半導体装置 - Google Patents

半導体チップ、半導体チップの製造方法、および半導体装置 Download PDF

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Abstract

【課題】特性が良好であり、信頼性の高い半導体チップ、半導体チップの製造方法、および半導体装置を提供する。
【解決手段】実施形態の半導体チップは、第１主面と第２主面とを有し、第１主面側に、素子および配線が配置された回路部と回路部を取り囲むガードリング機構部とが設けられた半導体基板と、第１主面側から第２主面側まで通じるビアホール内に設けられたビアと、第１主面側から第２主面側まで通じる第１トレンチ内に設けられた絶縁層と、を備える。第１主面に対して垂直な方向からみて、ビアホールは、回路部が設けられた回路領域に配置されている。第１トレンチは、回路部を取り囲みガードリング機構部が設けられた外周領域に配置されている。第１主面に対して平行な方向における第１トレンチの幅は、この平行な方向におけるビアホールの幅よりも狭い。
【選択図】図１

Description

本発明の実施形態は、半導体チップ、半導体チップの製造方法、および半導体装置に関する。
近年の半導体デバイスにおいては、マルチチップパッケージ（Multi Chip Package, MCP）等に代表されるように、複数の半導体チップを積層した半導体装置が高密度化、小型化、または薄型化を達成する上で有効に活用されている。
この種の半導体装置において半導体チップを積層する際の１つの技術として、貫通ビア（Through Silicon Via, TSV）が注目されている。この貫通ビアとは、例えば、半導体がシリコン（Ｓｉ）であるときに、半導体チップの基体である半導体基板の主面間を貫通する電極である。この種の半導体装置を製造するプロセスにおいては、スループットの向上、厚さ方向の集積度を増加させるために半導体チップの薄膜化が求められる。半導体チップの薄型化を図るには、例えば、半導体基板の裏面側を研削する手法が採られている。薄膜化された半導体基板をダイシングする際には、チッピングやクラッキングを抑制するために、レーザダイシングまたはプラズマエッチングといった手法が採られる。
しかし、この種のダイシングは、ダイシング刃による機械的な加工ではないため、切断面が比較的滑らかに形成される。このため、切断面の金属ゲッタリング効果が低下し、切断面に付着した金属が半導体チップの内部にまで拡散する場合がある。これにより、半導体装置の特性、信頼性が劣化する場合があった。
特開２０１１−０５４６３７号公報
本発明が解決しようとする課題は、特性が良好であり、信頼性の高い半導体チップ、半導体チップの製造方法、および半導体装置を提供することである。
実施形態の半導体チップは、第１主面と前記第１主面とは反対側の第２主面とを有し、前記第１主面側に、素子および配線が配置された回路部と前記回路部を取り囲むガードリング機構部とが設けられた半導体基板と、前記半導体基板の前記第１主面側から前記第２主面側まで通じるビアホール内に設けられたビアと、前記半導体基板の前記第１主面側から前記第２主面側まで通じる第１トレンチ内に設けられた絶縁層と、を備える。
前記半導体基板の前記第１主面に対して垂直な方向からみて、前記ビアホールは、前記回路部が設けられた回路領域に配置されている。前記第１トレンチは、前記回路部を取り囲み前記ガードリング機構部が設けられた外周領域に配置されている。前記第１主面に対して平行な方向における前記第１トレンチの幅は、前記平行な方向における前記ビアホールの幅よりも狭い。
第１実施形態に係る半導体チップのチップ端領域における模式図であり、（ａ）は、半導体チップの断面模式図、（ｂ）は、半導体チップの裏面側の平面模式図である。 第１実施形態に係る半導体チップ全体の表面側の平面模式図である。 第１実施形態の変形例に係る半導体チップの断面模式図である。 第１実施形態に係る半導体チップの製造過程を説明するための模式図であり、（ａ）は、半導体チップの表面側に回路部とガードリング機構部とを形成する製造過程を説明するための断面模式図、（ｂ）は、半導体チップのビアホールおよび第１トレンチを形成する製造過程を説明するための断面模式図、（ｃ）は、裏面側の平面模式図である。 第１実施形態に係る半導体チップの製造過程を説明するための模式図であり、（ａ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の断面模式図、（ｂ）は、ビアホール内の絶縁層を加工する製造過程の断面模式図である。 第１実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板の裏面側およびビアホール内に導電層を形成する製造過程の図、（ｂ）は、ビアホール内にビアを形成する製造過程の図である。 第１実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板にダイシング加工を施す製造過程の図、（ｂ）は、個片化された半導体チップの図である。 第１実施形態に係る半導体チップの作用を説明するための断面模式図である。 第２実施形態に係る半導体チップのチップ端領域における裏面側の平面模式図である。 第３実施形態に係る半導体チップのチップ端領域における断面模式図であり、（ａ）は、半導体チップが形成された後の状態の断面模式図、（ｂ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の図、（ｃ）は、ビアホール内および第１トレンチ内にバリアメタル層を形成する製造過程の図である。 第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板を準備する製造過程の図、（ｂ）は、半導体基板内に、ビアホールおよび第１トレンチを形成する製造過程の図である。 第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および第１トレンチ内に、絶縁層を形成する製造過程の図、（ｂ）は、ビアホール内に、バリアメタル層を形成する製造過程の図である。 第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および半導体基板の表面側に導電層を形成する製造過程の図、（ｂ）は、ビアホール内に、ビアを形成する製造過程の図である。 第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板の表面側に素子部およびガードリング機構部を形成する製造過程の図、（ｂ）は、半導体基板の裏面側を研削する製造過程の図である。 第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板内にビアホールおよび第１トレンチを形成する製造過程の図、（ｂ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の図である。 第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および半導体基板の表面側に導電層を形成する製造過程の図、（ｂ）は、ビアホール内に、ビアを形成する製造過程の図である。 第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、半導体基板の裏面側を研削する製造過程の図である。 第６実施形態に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体チップのチップ端領域における模式図であり、（ａ）は、半導体チップの断面模式図、（ｂ）は、半導体チップの裏面側の平面模式図である。
図２は、第１実施形態に係る半導体チップ全体の表面側の平面模式図である。
図１（ａ）には、図１（ｂ）のＸ−Ｘ’断面が示されている。図１（ｂ）には、図２のＡで示された部分が拡大されて示されている。
第１実施形態に係る半導体チップ１Ａは、例えば、マルチチップパッケージ型の半導体装置内に収容される。
図１（ａ）に示すように、半導体チップ１Ａは、表面（第１主面）１０と、表面１０とは反対側の裏面（第２主面）１１と、を有する半導体基板１２を備える。半導体基板１２は、例えば、シリコン基板を薄膜化したものである。例えば、シリコン基板の裏面側を研削することによって、シリコン基板が薄膜化される。
半導体基板１２は、半導体基板１２の表面１０側に、素子および配線が配置された回路部１３と、回路部１３を取り囲むガードリング機構部１４と、を設けている。半導体基板１２上に設けられた回路部１３には、トランジスタ、ダイオード等の能動素子、抵抗、コンデンサ等の受動素子、これらの素子間を接続する配線、メモリセル等が配置されている。回路部１３に形成される能動素子の一部は、半導体基板１２内に形成されてもよい。回路部１３内の配線は、例えば、層間絶縁膜を介して積層されている。回路部１３の大部分は、配線が占めている。
半導体基板１２上に設けられたガードリング機構部１４には、例えば、層間絶縁膜内に形成された導電製のガードリングが配置されている。ガードリング機構部１４が回路部１３の周りに設けられたことにより、ガードリングによってダイシング時の半導体基板１２のクラック発生、ダイシング後の回路部１３内への水分の拡散が抑制される。
半導体チップ１Ａを表面（第１主面）１０側もしくは裏面（第２主面）１１側からみた場合、回路部１３が配置された領域を回路領域１３ａ、ガードリング機構部１４が配置され、回路領域１３ａを取り囲む領域を外周領域１４ａとする。
また、半導体チップ１Ａは、半導体基板１２の表面１０側から裏面１１側にまで通じるビアホール２１内に、ビア２０を備える。ビアホール２１は、半導体基板１２内に少なくとも１つ設けられている。さらに、半導体チップ１Ａは、半導体基板１２の表面１０側から裏面１１側にまで通じる第１トレンチ３１内に絶縁層３０を備える。第１トレンチ３１は、半導体基板１２内に少なくとも１つ設けられている。
ビア２０と半導体基板１２との間には、絶縁層３２が設けられている。絶縁層３２は、ビア２０と半導体基板１２との絶縁性を維持するためのスペーサ部材である。さらに、絶縁層３２とビア２０との間には、バリアメタル層２２が設けられている。ビア２０および絶縁層３０は、同じ半導体基板１２の中に設けられている。第１実施形態では、絶縁層３２を第１絶縁層、絶縁層３０を第２絶縁層とする。
半導体基板１２の表面１０（もしくは、裏面１１）に対して垂直な方向から半導体チップ１Ａをみた場合、ビアホール２１は、回路領域１３ａに配置され、第１トレンチ３１は、回路領域１３ａを取り囲む外周領域１４ａに配置されている（図１（ｂ）参照）。
半導体基板１２の表面１０に対して平行な方向（図のＸ方向）における第１トレンチ３１の幅は、この平行な方向におけるビアホール２１の幅よりも狭くなっている。ここで、「幅」とは、図１（ｂ）のＸ−Ｘ’線に沿ったビアホール２１の幅、第１トレンチ３１の幅で定義される。第１トレンチ３１については、その長手方向に対して略垂直な方向を「幅」と定義することもできる。
半導体基板１２の表面１０（もしくは、裏面１１）に対して垂直な方向から半導体チップ１Ａをみた場合、第１トレンチ３１は、連続であり、ループ状になっている。回路領域１３ａは、第１トレンチ３１によって取り囲まれている。これにより、半導体基板１２の回路領域１３ａは、第１トレンチ３１によって、第１トレンチ３１から外側の半導体基板１２から遮断される。
第１トレンチ３１は、図示するように、端をもたない閉じたループ状の溝でもよく、一部が不連続となった開かれたループ状の溝でもよい。また、半導体基板１２の表面１０（もしくは、裏面１１）に対して垂直な方向から半導体チップ１Ａをみた場合、ループ状の第１トレンチ３１は、一重であってもよく、二重以上の多重であってもよい。図２には、一例として、二重の第１トレンチ３１が表示されている。すなわち、半導体基板１２の表面１０に対して垂直な方向から半導体基板１２をみた場合、第１トレンチ３１に設けられた絶縁層３０の外側に、この第１トレンチ３１を取り囲む別の第１トレンチ３１内に絶縁層３０がさらに設けられている。
半導体基板１２の主成分は、例えば、シリコン（Ｓｉ）である。ビア２０の材質は、例えば、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、ポリシリコンのいずれかである。絶縁層３２、３０については、その内部における金属拡散長がシリコン結晶内の金属拡散長よりも短い材質が選択される。例えば、絶縁層３２、３０の材質の具体例としては、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、酸化シリコン（ＳｉＯ２）の少なくともいずれかが選択される。バリアメタル層２２の材質は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等である。
図３は、第１実施形態の変形例に係る半導体チップの断面模式図である。
図３には、半導体チップのチップ端領域における断面模式図が示されている。
半導体チップ１Ｂにおいては、第１トレンチ３１内の絶縁層３０の中央にシーム状の空間３０ｓが形成されている。但し、半導体チップ１Ｂでは、第１トレンチ３１の側面３１ｗが絶縁層３０によって覆われている。このような構造の半導体チップ１Ｂも第１実施形態に含まれる。
半導体チップの製造過程について、半導体チップ１Ａの製造過程を例に挙げて説明する。
図４は、第１実施形態に係る半導体チップの製造過程を説明するための模式図であり、（ａ）は、半導体チップの表面側に回路部とガードリング機構部とを形成する製造過程を説明するための断面模式図、（ｂ）は、半導体チップのビアホールおよび第１トレンチを形成する製造過程を説明するための断面模式図、（ｃ）は、裏面側の平面模式図である。図４（ｂ）には、図４（ｃ）のＸ−Ｘ’断面が示されている。
まず、図４（ａ）に示すように、半導体基板１２の表面１０側に、素子および配線が配置された回路部１３と、回路部１３を取り囲むガードリング機構部１４と、を形成する。この段階での半導体基板１２は、ダイシング前のウェーハ状態にある。半導体基板１２は、裏面１１側が研削され、薄膜化がなされる。薄膜化された半導体基板１２については、ガラス板等の支持基板によって支持される。
続いて、半導体基板１２の表裏を１８０度反転させた後、図４（ｂ）、（ｃ）に示すように、表面１０（もしくは、裏面１１）に対して垂直な方向からみて、回路部１３が形成された回路領域１３ａの半導体基板１２内に、ビアホール２１を少なくとも１つ形成する。さらに、ガードリング機構部１４を含み、回路領域１３ａを取り囲む外周領域１４ａの半導体基板１２内に、第１トレンチ３１を少なくとも１つ形成する。
この段階で、半導体基板１２の裏面１１から表面１０に向かって、回路部１３の一部を裏面１１側に開放するビアホール２１を少なくとも１つ形成するとともに、半導体基板１２の裏面１１から表面１０に向かって、ガードリング機構部１４の一部を裏面１１側に開放する第１トレンチ３１を少なくとも１つ形成する。
ビアホール２１および第１トレンチ３１は、フォトリソグラフィプロセス、エッチングプロセス等を経て、半導体基板１２の裏面１１側から形成される。
また、半導体基板１２の表面１０に対して平行な方向（図のＸ方向）における第１トレンチ３１の幅を、Ｘ方向におけるビアホール２１の幅よりも狭く形成する。さらに、図１に示すように、回路領域１３ａを取り囲むように第１トレンチ３１を形成する。
図５は、第１実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の図、（ｂ）は、ビアホール内の絶縁層を加工する製造過程の図である。
次に、図５（ａ）に示すように、半導体基板１２の裏面１１上、ビアホール２１内、および第１トレンチ３１内に、絶縁層３０、３２と同じ材質である絶縁膜３３を一括で形成する。絶縁膜３３は、例えば、段差被覆率が良好なプラズマＣＶＤ（Chemical Vapor Deposition）によって形成される。
ここで、ビアホール２１の幅は、第１トレンチ３１の幅よりも広い。従って、絶縁膜３３の厚みを適宜調整することにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれ、ビアホール２１内は、絶縁膜３３によって埋め込まれない状態が得られる。
例えば、半導体基板１２の裏面１１上、ビアホール２１内、および第１トレンチ３１内に、一括して絶縁膜３３を形成し始めてから、第１トレンチ３１内が絶縁膜３３によって埋め込んだ後に、絶縁膜３３の成膜を停止する。これにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれるが、ビアホール２１内は、絶縁膜３３によって埋め込まれない構造が得られる。ビアホール２１の側面２１ｗ上に形成された絶縁膜３３の厚みは、一例として、第１トレンチ３１の幅のおよそ半分になる。
絶縁膜３３を成膜した後、ビアホール２１の側面２１ｗ上に形成された絶縁膜３３は、上述した絶縁層３２に相当し、第１トレンチ３１内に埋設された絶縁膜３３は、上述した絶縁層３０に相当する。
次に、図５（ｂ）に示すように、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって、ビアホール２１の底面２１ｂ上に堆積した絶縁膜３３を選択的に除去する。また、半導体基板１２の裏面１１上に形成された絶縁膜３３については、必要に応じて除去する。これにより、ビアホール２１の側面２１ｗ上に、絶縁層３２が設けられる。また、第１トレンチ３１内には、絶縁層３０が設けられる。
図６は、第１実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板の裏面上およびビアホール内に導電層を形成する製造過程の図、（ｂ）は、ビアホール内にビアを形成する製造過程の図である。
次に、図６（ａ）に示すように、半導体基板１２の裏面１１上およびビアホール２１内に、スパッタリング法によって、バリアメタル層２２を形成する。
続いて、半導体基板１２の裏面１１上およびビアホール２１内に、バリアメタル層２２を介して導電層２３を形成する。導電層２３は、例えば、電解めっき法もしくはプラズマＣＶＤによって形成される。
ビアホール２１の底面２１ｂ上に堆積した絶縁膜３３は、既に取り除かれているので、導電層２３と回路部１３とが接触する。
次に、図６（ｂ）に示すように、ビアホール２１外に形成された導電層２３の余剰部分、および半導体基板１２の裏面１１上に形成されたバリアメタル層２２の余剰部分を、ＣＭＰ（Chemical Mechanical Polishing）によって除去する。これにより、ビアホール２１内に、回路部１３に接続されたビア２０が形成される。
図７は、第１実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板にダイシング加工を施す製造過程の図、（ｂ）は、個片化された半導体チップの図である。
次に、図７（ａ）に示すように、半導体基板１２にダイシング加工を施す。第１実施形態では、ダイシング時の半導体基板１２のチッピングやクラックを防止するために、レーザダイシングによって、半導体基板１２を分割する。例えば、ダイシングライン９０に沿って、レーザ光９１を半導体基板１２に照射する。レーザダイシングの代わりに、プラズマエッチングによって半導体基板１２を分割してもよい。これにより、半導体基板１２が個片化されて、半導体チップ１Ａが形成される。この状態を、図７（ｂ）に示す。
この後、個片化された半導体チップ１Ａは、その複数個が積層されて、封止用樹脂によって封止される。これにより、マルチチップパッケージ型の半導体装置が形成される（後述）。封止用樹脂として熱硬化性の樹脂を用いた場合は、半導体チップ１Ａが封止される際に半導体チップ１Ａが加熱される。
また、成膜条件によっては、絶縁層３０内に、上述したシーム状の空間３０ｓが生成する場合がある。この場合には、半導体チップ１Ａに代わり、半導体チップ１Ｂが形成される。
図８は、第１実施形態に係る半導体チップの作用を説明するための断面模式図である。
図８（ａ）には、半導体チップ１Ａが示されている。図８（ｂ）には、半導体チップ１Ｂが示されている。
半導体チップ１Ａ、１Ｂによれば、回路部１３がリング状の第１トレンチ３１によって取り囲まれている。半導体チップ１Ａでは、トレンチ３１内に絶縁層３０が設けられている。半導体チップ１Ｂでは、第１トレンチ３１の側面３１ｗが絶縁層３０によって覆われている。
ガードリング機構部１４は、金属製のガードリングを有する。このため、ダイシングライン９０に沿って、半導体基板１２を切断すると、切断面８５にガードリングの金属成分が付着する場合がある。付着した金属は、汚染金属源になる可能性がある。
切断面８５は、レーザダイシングもしくはプラズマエッチングによって形成される。この切断は、ダイシング刃による機械的なダイシング加工ではないため、切断面８５は、比較的滑らかに形成される。このため、切断面８５は、汚染金属のゲッタリング機能を充分に持たない場合がある。そして、この切断面８５に、上述したように、ガードリング中の金属成分が付着する場合がある。
しかし、半導体チップ１Ａ、１Ｂでは、ダイシング後において、半導体チップが加熱されたり、半導体チップ自体が温まったとしても、絶縁層３０によって、半導体チップ内への汚染金属の熱拡散が抑制される。すなわち、汚染金属が拡散する様子を矢印ｄで表すと、この矢印ｄで示すように、絶縁層３０がバリア層となって、汚染金属の半導体チップ内への熱拡散が抑制される。これにより、半導体チップ１Ａ、１Ｂでは、特性劣化、信頼性劣化が起き難くなる。
また、絶縁層３０の材質は、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、酸化シリコン（ＳｉＯ２）の少なくともいずれかである。このような材質の線膨張係数は、ビア２０を構成する材質（例えば、銅（Ｃｕ））の線膨張係数よりも小さい。
仮に、第１トレンチ３１内に、銅（Ｃｕ）等の金属層を埋設してしまうと、金属層の線膨張係数と半導体基板１２の線膨張係数との差が大きくなる。このため、半導体チップを積層したり、封止用樹脂によって封止する際に、半導体チップに過剰な応力が印加される。これにより、半導体チップにクラックが生じたり、半導体チップ自体が変形したりする。
これに対し、半導体チップ１Ａ、１Ｂでは、第１トレンチ３１内に、絶縁層３０を設けている。絶縁層３０の線膨張係数と半導体基板１２の線膨張係数との差は、金属層の線膨張係数と半導体基板１２の線膨張係数との差よりも小さい。このため、半導体チップ１Ａ、１Ｂを積層する際、もしくは半導体チップ１Ａ、１Ｂを封止用樹脂によって封止する際には、応力が緩和される。これにより、半導体チップ１Ａ、１Ｂにはクラックが発生し難く、さらに、半導体チップ１Ａ、１Ｂは、変形し難くなる。
また、半導体チップ１Ａ、１Ｂでは、ビアホール２１内の側面２１ｗ上に絶縁層３２を形成すると同時に、第１トレンチ３１内に絶縁層３０を形成している。これは、第１トレンチ３１の幅がビアホール２１の幅よりも狭いがために達成し得る。
換言すれば、半導体チップ１Ａ、１Ｂでは、チップ全体面積に対する絶縁層３０の面積の割合をより小さくすることができる。その結果、半導体チップ１Ａ、１Ｂでは、回路部１３の面積比率を増加させることができる。
仮に、第１トレンチ３１内を金属層で構成すると、この金属層と第１トレンチ３１との間に、バリアメタル層が必要になる。このバリアメタル層は、金属層中の金属成分が半導体基板中へ拡散するのを防止するために必然の部材になる。従って、第１トレンチ３１の幅は必然的に広くなり、回路部１３の面積比率の増加に限界が生じてしまう。あるいは、第１トレンチ３１内の金属層がチップ外部から吸収された水分によって劣化する可能性もある。その結果、第１トレンチ３１内の金属層自体が汚染金属源になる可能性がある。
これに対し、半導体チップ１Ａ、１Ｂでは、第１トレンチ３１内に絶縁層３０を形成している。このため、第１トレンチ３１内が汚染金属源になることはない。
このように、第１実施形態によれば、特性が良好であり、信頼性の高い半導体チップが形成される。
（第２実施形態）
図９は、第２実施形態に係る半導体チップのチップ端領域における裏面側の平面模式図であり、（ａ）は、半導体チップの裏面側の全体図、（ｂ）は、（ａ）のＡ部分の拡大図である。
半導体チップ２では、半導体基板１２の表面１０に対して垂直な方向から半導体基板１２をみた場合、外周領域１４ａの半導体基板１２に、第１トレンチ３１を挟んで、回路領域１３ａ側の半導体基板１２と、回路領域１３ａとは反対側の半導体基板１２と、が連続する部分３１ｓがある。すなわち、半導体チップ２においては、回路領域１３ａを取り囲む第１トレンチ３１のが不連続になっている。この不連続部分を部分３１ｓとしている。
半導体チップ２においては、部分３１ｓが第１トレンチ３１の第１の端３１ａと、第１トレンチ３１の第２の端３１ｂと、によって挟まれている。また、部分３１ｓにおいて、第１トレンチ３１の第１の端３１ａと、第１トレンチ３１の第２の端３１ｂと、が互いに対向している。半導体チップ２では、第１の端３１ａもしくは第２の端３１ｂからさらに第２トレンチ３５が延在している。そして、第１トレンチ３１と第２トレンチ３５とが半導体基板１２を介して互いに対向している。第１トレンチ３１の外側には、第１の端３１ａもしくは第２の端３１ｂから延在された第２トレンチ３５がさらに配置されている。第２トレンチ内には、絶縁層３０が設けられている。
例えば、図９（ｂ）には、第１トレンチ３１の回路領域１３ａ側の半導体基板１２とは反対側の半導体基板１２内に、第２の端３１ｂから延在された第２トレンチ３５が設けられた状態が示されている。第１トレンチ３１と第２トレンチ３５とは、およそ平行に延在している。
第２トレンチ３５については、第１の端３１ａから延在してもよい。また、第１トレンチ３１の回路領域１３ａ側の半導体基板１２内に第２トレンチ３５を設けてもよい。
このような構造であれば、半導体チップ２を外周領域１４ａから回路領域１３ａをみた場合、部分３１ｓが第２トレンチ３５によって、遮蔽される。すなわち、第１トレンチ３１の一部が不連続になっても、第２トレンチ３５の存在によって汚染金属の拡散経路が迷路のように長くなる。従って、半導体チップ２は、汚染金属に対して高いバリア性を有する。なお、Ａに示す箇所は１箇所である必要はなく、複数箇所であってもよい。
また、半導体チップ２においては、第１トレンチ３１の回路領域１３ａ側から部分３１ｓを介して第１トレンチ３１の外周にまで半導体基板１２が連続する部分がある。従って、半導体チップ２の外周領域１４ａの強度はより増加する。
（第３実施形態）
図１０は、第３実施形態に係る半導体チップのチップ端領域における断面模式図であり、（ａ）は、半導体チップが形成された後の状態の断面模式図、（ｂ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の図、（ｃ）は、ビアホール内および第１トレンチ内にバリアメタル層を形成する製造過程の図である。
図１０（ａ）に示す半導体チップ３においては、絶縁層３０内に、バリアメタル層２５がさらに狭入されている。すなわち、バリアメタル層２５が絶縁層３０によって挟まれている。半導体チップ３においては、第１トレンチ３１の幅が半導体チップ１Ａの第１トレンチ３１よりも拡げられている。そして、第１トレンチ３１内に、絶縁層３０とバリアメタル層２５とが埋め込まれている。換言すれば、第１トレンチ３１内では、Ｘ方向において絶縁層３０／バリアメタル層２５／絶縁層３０の積層膜が形成されている。バリアメタル層２５の材質は、例えば、チタン（Ｔｉ）である。
半導体チップ３の製造過程は、以下の手順により行われる。
例えば、図１０（ｂ）に示すように、ビアホール２１の側面２１ｗ上に、絶縁層３２を形成し、第１トレンチ３１内に、絶縁層３０を形成する、ここでは、第１トレンチ３１内が第２絶縁層３０によって埋め込まれない状態で、絶縁膜３３の形成を停止する。
次に、図１０（ｃ）に示すように、ビアホール２１内に、絶縁層３２を介してバリアメタル層２２を形成し、第１トレンチ３１内に、絶縁層３０を介してバリアメタル層２５を形成する。この後は、図６（ａ）以降で説明した製造プロセスを実施する。これにより、半導体チップ３が形成される。
このような構造によれば、第１トレンチ３１内に絶縁層３０のほか、バリアメタル層２５が設けられたので、汚染金属に対するバリア性がさらに向上する。また、第１トレンチ３１の幅を拡げたことにより、絶縁層３０の種類の選択の自由度、絶縁層３０の膜厚の選択の自由度が増加する。
（第４実施形態）
図１１は、第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板を準備する製造過程の図、（ｂ）は、半導体基板内に、ビアホールおよび第１トレンチを形成する製造過程の図である。
図１１（ａ）に示すように、表面１０と表面１０とは反対側の裏面１１とを有する半導体基板１２を準備する。半導体基板１２は、ダイシング前のウェーハ状態にある。
次に、図１１（ｂ）に示すように、半導体基板１２の表面１０側に形成される回路領域１３ａに、表面１０から裏面１１に向かって半導体基板１２内にビアホール２１を少なくとも１つ形成する。さらに、回路領域１３ａを取り囲む外周領域１４ａに、表面１０から裏面１１に向かって半導体基板１２内に第１トレンチ３１を少なくとも１つ形成する。ビアホール２１および第１トレンチ３１は、例えば、フォトリソグラフィプロセス、エッチングプロセスを経て形成される。また、表面１０に対して平行な方向（Ｘ方向）における第１トレンチ３１の幅を、表面１０に対して平行な方向におけるビアホール２１の幅よりも狭く形成する。また、回路領域１３ａを取り囲むように第１トレンチ３１を形成する。
図１２は、第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および第１トレンチ内に、絶縁層を形成する製造過程の図、（ｂ）は、ビアホール内に、バリアメタル層を形成する製造過程の図である。
次に、図１２（ａ）に示すように、半導体基板１２の表面１０上、ビアホール２１内、および第１トレンチ３１内に、絶縁層３０、３２と同じ材質である絶縁膜３３をプラズマＣＶＤによって一括で形成する。
ここで、ビアホール２１の幅は、第１トレンチ３１の幅よりも広い。従って、絶縁膜３３の厚みを適宜調整することにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれ、ビアホール２１内は、絶縁膜３３によって埋め込まれない状態が得られる。
例えば、半導体基板１２の表面１０上、ビアホール２１内、および第１トレンチ３１内に、一括して絶縁膜３３を形成し始めてから、第１トレンチ３１内が絶縁膜３３によって埋め込んだ後に、絶縁膜３３の成膜を停止する。これにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれるが、ビアホール２１内は、絶縁膜３３によって埋め込まれない構造が得られる。ビアホール２１の側面２１ｗ上に形成された絶縁膜３３の厚みは、第１トレンチ３１の幅のおよそ半分になる。
絶縁膜３３を成膜した後、ビアホール２１の側面２１ｗ上に形成された絶縁膜３３は、上述した絶縁層３２に相当し、第１トレンチ３１内に埋設された絶縁膜３３は、上述した絶縁層３０に相当する。すなわち、ビアホール２１の側面２１ｗ上に、絶縁層３２を形成するとともに、第１トレンチ３１内に、絶縁層３０を形成する。
次に、図１２（ｂ）に示すように、半導体基板１２の表面１０上およびビアホール２１内に、スパッタリング法によって、バリアメタル層２２を形成する。
図１３は、第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および半導体基板の表面側に導電層を形成する製造過程の図、（ｂ）は、ビアホール内に、ビアを形成する製造過程の図である。
次に、図１３（ａ）に示すように、半導体基板１２の表面１０上およびビアホール２１内に、バリアメタル層２２を介して導電層２３を形成する。導電層２３は、例えば、電解めっき法もしくはプラズマＣＶＤによって形成される。
次に、図１３（ｂ）に示すように、ビアホール２１外に形成された導電層２３の余剰部分、および半導体基板１２の表面１０上に形成されたバリアメタル層２２の余剰部分を、ＣＭＰによって除去する。これにより、ビアホール２１内に、回路部１３に接続可能なビア２０が形成される。
図１４は、第４実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板の表面側に素子部およびガードリング機構部を形成する製造過程の図、（ｂ）は、半導体基板の裏面側を研削する製造過程の図である。
次に、図１４（ａ）に示すように、半導体基板１２の表面１０側の回路領域１３ａに、素子および配線を含む回路部１３を形成し、外周領域１４ａに、ガードリング機構部を形成する。
次に、図１４（ｂ）に示すように、裏面１１側の半導体基板１２を研削し、ビア２０および絶縁層３０を裏面１１から表出させる。
この後、ダイシングライン９０に沿って、半導体基板１２が個片化される。このような製造過程によっても、半導体チップ１Ａを形成することができる。
（第５実施形態）
図１５は、第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、半導体基板内にビアホールおよび第１トレンチを形成する製造過程の図、（ｂ）は、ビアホール内および第１トレンチ内に絶縁層を形成する製造過程の図である。
図１５（ａ）に示すように、表面１０側において、回路部１３と、回路部１３を取り囲むガードリング機構部１４と、が設けられた半導体基板１２を準備した後、半導体基板１２の表面１０から裏面１１に向かって、回路部１３の一部にまで通じ、回路部１３のその一部の下の半導体基板１２の内部にまで延在するビアホール２１を少なくとも１つ形成する。さらに、ガードリング機構部１４の一部にまで通じ、ガードリング機構部１４のその一部の下の半導体基板１２の内部にまで延在する第１トレンチ３１を少なくとも１つ形成する。
ビアホール２１および第１トレンチ３１は、フォトリソグラフィプロセス、エッチングプロセス等を経て、半導体基板１２の表面１０側から形成される。また、半導体基板１２の表面１０に対して平行な方向（図のＸ方向）における第１トレンチ３１の幅を、Ｘ方向におけるビアホール２１の幅よりも狭く形成する。また、回路領域１３ａを取り囲むように第１トレンチ３１を形成する。
次に、図１５（ｂ）に示すように、半導体基板１２の表面１０上、ビアホール２１内、および第１トレンチ３１内に、絶縁層３０、３２と同じ材質である絶縁膜３３をプラズマＣＶＤによって一括で形成する。
ここで、ビアホール２１の幅は、第１トレンチ３１の幅よりも広い。従って、絶縁膜３３の厚みを適宜調整することにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれ、ビアホール２１内は、絶縁膜３３によって埋め込まれない状態が得られる。
例えば、半導体基板１２の表面１０上、ビアホール２１内、および第１トレンチ３１内に、一括して絶縁膜３３を形成し始めてから、第１トレンチ３１内が絶縁膜３３によって埋め込んだ後に、絶縁膜３３の成膜を停止する。これにより、第１トレンチ３１内は、絶縁膜３３によって埋め込まれるが、ビアホール２１内は、絶縁膜３３によって埋め込まれない構造が得られる。ビアホール２１の側面２１ｗ上に形成された絶縁膜３３の厚みは、第１トレンチ３１の幅のおよそ半分になる。
絶縁膜３３を成膜した後、ビアホール２１の側面２１ｗ上に形成された絶縁膜３３は、上述した絶縁層３２に相当し、第１トレンチ３１内に埋設された絶縁膜３３は、上述した絶縁層３０に相当する。すなわち、ビアホール２１の側面２１ｗ上に、絶縁層３２を形成するとともに、第１トレンチ３１内に、絶縁層３０を形成する。
続いて、半導体基板１２の表面１０上およびビアホール２１内に、スパッタリング法によって、バリアメタル層２２を形成する。
図１６は、第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、（ａ）は、ビアホール内および半導体基板の表面側に導電層を形成する製造過程の図、（ｂ）は、ビアホール内に、ビアを形成する製造過程の図である。
次に、図１６（ａ）に示すように、半導体基板１２の表面１０上およびビアホール２１内に、バリアメタル層２２を介して導電層２３を形成する。導電層２３は、例えば、電解めっき法もしくはプラズマＣＶＤによって形成される。
次に、図１６（ｂ）に示すように、ビアホール２１外に形成された導電層２３の余剰部分、および半導体基板１２の表面１０上に形成されたバリアメタル層２２の余剰部分を、ＣＭＰによって除去する。これにより、ビアホール２１内に、回路部１３に接続されるビア２０が形成される。回路部１３とビア２０とは、別途接続用配線によって接続してもよい。
図１７は、第５実施形態に係る半導体チップの製造過程を説明するための断面模式図であり、半導体基板の裏面側を研削する製造過程の図である。
ビア２０を形成した後、図１７に示すように、裏面１１側の半導体基板１２を研削し、ビア２０および絶縁層３０を裏面１１から表出させる。
この後、ダイシングライン９０に沿って、半導体基板１２が個片化される。このような製造過程によっても、半導体チップ１Ａを形成することができる。
（第６実施形態）
図１８は、第６実施形態に係る半導体装置の断面模式図である。
図１８に示す半導体装置４は、マルチパッケージ型の半導体装置である。図１８には、配線基板５０上に、一例として半導体チップ１Ａが積み重ねられた状態が示されている。配線基板５０の下面側には、外部接続端子である半田ボール５２が複数個配置されている。
半導体装置４には、半導体チップ１Ａだけに限らず、半導体チップ１Ａ、１Ｂ、２、３のいずれか１つの半導体チップが２つ以上、積み重ねられる。そして、図１８に示すように、半導体チップ１Ａを積み重ねたとき、それぞれの半導体チップ１Ａのビア２０どうしは、電極４０によって互いに接続される。また、２つ以上の半導体チップ１Ａは、封止用樹脂５１によって封止されている。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ、２、３、１００ 半導体チップ
４ 半導体装置
１０ 表面
１１ 裏面
１２ 半導体基板
２１ｗ、３１ｗ 側面
１３ 回路部
１３ａ 回路領域
１４ ガードリング機構部
１４ａ 外周領域
２０ ビア
２１ ビアホール
２１ｂ 底面
２２、２５ バリアメタル層
２３ 導電層
３０、３２ 絶縁層
３０ｓ 空間
３１ 第１トレンチ
３１ａ 第１の端
３１ｂ 第２の端
３１ｓ 部分
３３ 絶縁膜
３５ 第２トレンチ
４０ 電極
５０ 配線基板
５１ 封止用樹脂
５２ 半田ボール
８５ 切断面
９０ ダイシングライン
９１ レーザ光

Claims (13)

  1. 第１主面と前記第１主面とは反対側の第２主面とを有し、前記第１主面側に、素子および配線が配置された回路部と前記回路部を取り囲むガードリング機構部とが設けられた半導体基板と、
    前記半導体基板の前記第１主面側から前記第２主面側にまで通じるビアホール内に設けられたビアと、
    前記半導体基板の前記第１主面側から前記第２主面側にまで通じる第１トレンチ内に設けられた絶縁層と、
    を備え、
    前記半導体基板の前記第１主面に対して垂直な方向からみて、
    前記ビアホールは、前記回路部が設けられた回路領域に配置され、
    前記第１トレンチは、前記回路部を取り囲み前記ガードリング機構部が設けられた外周領域に配置され、
    前記第１主面に対して平行な方向における前記第１トレンチの幅は、前記平行な方向における前記ビアホールの幅よりも狭いことを特徴とする半導体チップ。
  2. 前記半導体基板の前記第１主面に対して垂直な方向からみて、前記回路領域は、前記第１トレンチによって取り囲まれていることを特徴とする請求項１記載の半導体チップ。
  3. 前記半導体基板の前記第１主面に対して垂直な方向からみて、前記第１トレンチに設けられた前記絶縁層の外側に、前記第１トレンチを取り囲む別の第１トレンチ内に設けられた絶縁層をさらに備えたことを特徴とする請求項１または２に記載の半導体チップ。
  4. 前記半導体基板の前記第１主面に対して垂直な方向からみて、前記外周領域の前記半導体基板に、前記第１トレンチを挟んで、前記回路領域側の前記半導体基板と、前記回路領域とは反対側の前記半導体基板と、が連続する部分があり、
    前記部分は、前記第１トレンチの第１の端と、前記第１トレンチの第２の端と、によって挟まれ、
    前記第１トレンチの外側に、前記第１の端もしくは前記第２の端から延在された第２トレンチ内に設けられた絶縁層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体チップ。
  5. 前記絶縁層内に狭入されたバリアメタル層をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体チップ。
  6. 前記絶縁層の材質は、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）、酸化シリコン（ＳｉＯ２）の少なくともいずれかを含むことを特徴とする請求項１〜５のいずれか１つに記載の半導体チップ。
  7. 第１主面と前記第１主面とは反対側の第２主面とを有し、前記第１主面側に、素子および配線が配置された回路部と前記回路部を取り囲むガードリング機構部とが設けられた半導体基板を準備する工程と、
    前記第１主面に対して垂直な方向からみて、前記回路部が形成された回路領域の前記半導体基板内に、ビアホールを形成し、前記回路領域を取り囲み、前記ガードリング機構部を有する外周領域の前記半導体基板内に、第１トレンチを形成するとともに、前記第１主面に対して平行な方向における前記第１トレンチの幅を前記平行な方向における前記ビアホールの幅よりも狭く形成する工程と、
    前記ビアホールの側面上に、第１絶縁層を形成するとともに、前記第１トレンチ内に、第２絶縁層を形成する工程と、
    前記ビアホール内に、前記回路部に接続されるビアを形成する工程と、
    を備えたことを特徴とする半導体チップの製造方法。
  8. 前記半導体基板の前記第２主面から前記第１主面に向かって、前記回路部の一部を前記第２主面側に開放する前記ビアホールを形成するとともに、前記半導体基板の前記第２主面から前記第１主面に向かって、前記ガードリング機構部の一部を前記第２主面側に開放する前記第１トレンチを形成することを特徴とする請求項７記載の半導体チップの製造方法。
  9. 前記半導体基板の前記第１主面から前記第２主面に向かって、前記回路部の一部に通じ、前記回路部の前記一部の下の前記半導体基板の内部にまで延在する前記ビアホールを形成するとともに、前記ガードリング機構部の一部に通じ、前記ガードリング機構部の前記一部の下の前記半導体基板の内部にまで延在する前記第１トレンチを形成することを特徴とする請求項７記載の半導体チップの製造方法。
  10. 前記ビアを形成した後、前記第２主面側の前記半導体基板を研削し、前記ビアおよび前記絶縁層を前記第２主面から表出させることを特徴とする請求項９記載の半導体チップの製造方法。
  11. 第１主面と前記第１主面とは反対側の第２主面とを有する半導体基板を準備する工程と、
    前記半導体基板の第１主面側に形成される回路領域において、前記第１主面から前記第２主面に向かって前記半導体基板内にビアホールを形成し、前記回路領域を取り囲む外周領域において、前記第１主面から前記第２主面に向かって前記半導体基板内に第１トレンチを形成するとともに、前記第１主面に対して平行な方向における前記第１トレンチの幅を前記平行な方向における前記ビアホールの幅よりも狭く形成する工程と、
    前記ビアホールの側面上に、第１絶縁層を形成するとともに、前記第１トレンチ内に、第２絶縁層を形成する工程と、
    前記ビアホール内に、前記回路部に接続可能なビアを形成する工程と、
    前記半導体基板の前記回路領域に、素子および配線を含む回路部を形成し、前記半導体基板の前記外周領域に、ガードリング機構部を形成する工程と、
    前記第２主面側の前記半導体基板を研削し、前記ビアおよび前記絶縁層を前記第２主面から表出させる工程と、
    を備えたことを特徴とする半導体チップの製造方法。
  12. 前記ビアホールの側面上に、前記第１絶縁層を形成し、前記第１トレンチ内に、第２絶縁層を形成した後、
    前記ビアホール内に、前記第１絶縁層を介して第１バリアメタル層を形成し、前記第１トレンチ内に、前記第２絶縁層を介して第２バリアメタル層を形成することを特徴とする請求項７〜１１のいずれか１つに記載の半導体チップの製造方法。
  13. 請求項１〜６のいずれか１つの半導体チップが２つ以上に積み重なり、
    ２つ以上の前記半導体チップが封止用樹脂によって封止されていることを特徴とする半導体装置。
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