JP2012248698A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、第1方向に延在するナノワイヤ形状のチャネル領域3と、チャネル領域3を間に挟むように離間して設けられかつチャネル領域3よりも幅が広いソース領域およびドレイン領域8,9と、チャネル領域3、ソース領域およびドレイン領域8,9と基板との間に設けられ膜厚が薄い凹形状の領域を有する絶縁膜2と、チャネル領域3上の半導体層の少なくとも側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記第1領域上の前記半導体層と反対側に設けられたゲート電極6と、ゲート電極6の、ソース領域およびドレイン領域8,9に対向する側面に設けられた絶縁体のゲート側壁7と、を備え、半導体層は半導体層直下の前記凹形状の領域の部分に延在している。
【選択図】図1
Description
第1実施形態による半導体装置について図1乃至図6を参照して説明する。この実施形態の半導体装置は、ナノワイヤトランジスタを備えている。このナノワイヤトランジスタの上面図を図1に示し、図1に示す切断面A−Aで切断した場合の断面図を図2に示し、図1に示す切断面B−Bで切断した場合の断面図を図3に示し、図1に示す切断面c−cで切断した場合の断面図を図4に示し、図1に示す切断面D−Dで切断した場合の断面図を図5に示し、図1に示す切断面E−Eで切断した場合の断面図を図6に示す。なお、断面A−Aはナノワイヤ領域におけるゲート長方向の断面を示し、断面B−Bはゲート電極を通るゲート幅方向の断面を示し、断面c−cはゲート側壁を通るゲート幅方向の断面を示し、断面D−Dはゲート側壁の外側におけるゲート幅方向の断面を示し、断面E−Eはナノワイヤ領域の外側におけるゲート長方向の断面図を示す。
第2実施形態による半導体装置について図16乃至図26を参照して説明する。この実施形態の半導体装置は、積層構造型ナノワイヤトランジスタを備えている。この積層構造型ナノワイヤトランジスタの上面図を図16に示し、図16に示す切断面O−Oで切断した場合の断面図を図17に示し、図16に示す切断面P−Pで切断した場合の断面図を図18に示し、図16に示す切断面Q−Qで切断した場合の断面図を図19に示し、図16に示す切断面R−Rで切断した場合の断面図を図20に示す。なお、断面O−Oはナノワイヤ領域におけるゲート長方向の断面を示し、断面P−Pはゲート電極を通るゲート幅方向の断面を示し、断面Q−Qはゲート側壁を通るゲート幅方向の断面を示し、断面R−Rはゲート側壁の外側におけるゲート幅方向の断面を示す。
2 酸化膜
3 チャネル領域
3a チャネル領域
3b チャネル領域
4 シリコン層
4a シリコン層
4b シリコン層
5 ゲート絶縁膜
5a ゲート絶縁膜
5b ゲート絶縁膜
6 ゲート電極
7 ゲート側壁
8 ソース領域
8a ソース領域
8b ソース領域
9 ドレイン領域
9a ドレイン領域
9b ドレイン領域
10 ゲート側壁の外側におけるナノワイヤ部
10a ゲート側壁の外側におけるナノワイヤ部
10b ゲート側壁の外側におけるナノワイヤ部
11 ゲート側壁直下のナノワイヤ部
11a ゲート側壁直下のナノワイヤ部
11b ゲート側壁直下のナノワイヤ部
12 ゲート側壁
13 酸化膜が露出している領域
14 シリコン層
Claims (6)
- 第1半導体層上に第1絶縁層を形成する工程と、
前記第1絶縁層上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有し、これらの第2および第3領域が前記第1領域に接続するように構成された第2半導体層を形成する工程と、
前記第2半導体層の前記第1領域の少なくとも側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に対して前記第1領域と反対側にゲート電極を形成する工程と、
前記ゲート電極の、前記第2および第3領域に対向する側面に絶縁体のゲート側壁を形成する工程と、
前記ゲート側壁と前記第2領域との間および前記ゲート側壁と前記第3領域との間にそれぞれ位置する第1絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第1領域直下の前記第1絶縁層の部分と、をエッチングし、それぞれの部分における前記第1絶縁層の層厚を薄くして凹部を形成する工程と、
前記第1領域を種としてエピタキシャル成長させることにより前記第1領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項1記載の半導体装置の製造方法。
- 第1半導体層上に第1絶縁層を形成する工程と、
前記第1絶縁層上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有し、これらの第2および第3領域が前記第1領域に接続するように構成された第2半導体層と、前記第2半導体層の上面に設けられる第2絶縁層と、前記第2絶縁層上に設けられ、前記第1領域に対応する第4領域と前記第4領域よりも幅の広く前記第2および第3領域にそれぞれ対応する第5および第6領域とを有し、これらの第5および第6領域が前記第4領域に接続するように構成された第3半導体層と、を形成する工程と、
前記第2半導体層の第1領域および前記第3半導体層の前記第4領域の少なくとも側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に対して前記第1領域および前記第4領域と反対側にゲート電極を形成する工程と、
前記ゲート電極の、前記第2および第3領域に対向する側面および前記第5および第6領域に対向する側面に絶縁体のゲート側壁を形成する工程と、
前記ゲート側壁と前記第2および第5領域との間、および前記ゲート側壁と前記第3および第6領域との間にそれぞれ位置する第1絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第1領域直下の前記第1絶縁層の部分と、をエッチングし、それぞれの部分における前記第1絶縁層の層厚を薄くして凹部を形成する工程と、
前記第1領域を種としてエピタキシャル成長させることにより前記第1領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項3記載の半導体装置の製造方法。
- 第1方向に延在する第1領域と、前記第1領域を間に挟むように離間して設けられた第2および第3領域と、前記第1領域と前記第2領域との間および前記第1領域と前記第3領域との間に設けられ前記第1乃至第3領域よりも膜厚が薄い凹形状の第4および第5領域とを有する絶縁膜と、
前記第2および第3領域上に設けられたソース領域およびドレイン領域と、
前記第4領域から前記第5領域に向かう方向に前記第1領域を跨いで設けられ、前記ソース領域およびドレイン領域よりも幅が狭くかつ前記ソース領域およびドレイン領域に接続する半導体層と、
前記第1領域上の前記半導体層の少なくとも側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に対して前記第1領域上の前記半導体層と反対側に設けられたゲート電極と、
前記ゲート電極の、前記ソース領域およびドレイン領域に対向する側面に設けられた絶縁体のゲート側壁と、
を備え、
前記半導体層は、前記半導体層直下の前記第4および第5領域の部分に延在していることを特徴とする半導体装置。 - 前記ゲート絶縁膜は前記第1領域上の前記半導体層の上面にも設けられ、前記ゲート電極は、前記半導体層の上面上の前記ゲート絶縁膜の上にも設けられ、前記ゲート側壁直下の前記半導体層の部分の膜厚が前記ゲート電極直下の前記半導体層の部分の膜厚よりも大きいことを特徴とする請求項5記載の半導体装置。
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