JP2012248698A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】寄生抵抗が小さく高性能なナノワイヤトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、第１方向に延在するナノワイヤ形状のチャネル領域３と、チャネル領域３を間に挟むように離間して設けられかつチャネル領域３よりも幅が広いソース領域およびドレイン領域８，９と、チャネル領域３、ソース領域およびドレイン領域８，９と基板との間に設けられ膜厚が薄い凹形状の領域を有する絶縁膜２と、チャネル領域３上の半導体層の少なくとも側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記第１領域上の前記半導体層と反対側に設けられたゲート電極６と、ゲート電極６の、ソース領域およびドレイン領域８，９に対向する側面に設けられた絶縁体のゲート側壁７と、を備え、半導体層は半導体層直下の前記凹形状の領域の部分に延在している。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ゲート長が３０ｎｍ以下の極微細ＭＯＳＦＥＴを実現するための構造として、従来の平面型トランジスタに代わって、短チャネル効果を抑制することの可能なナノワイヤ型チャネルトランジスタ（ナノワイヤトランジスタ）が期待されている。このナノワイヤトランジスタは、シリコン基板と、このシリコン基板上に形成された埋め込み酸化膜と、この埋め込み酸化膜上に形成されたチャネル領域となる１つ以上の板状のシリコンからなるナノワイヤを含む半導体層と、ナノワイヤの側面と上面に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側（ゲート長方向）に形成されたゲート側壁と、チャネル領域を挟むようにナノワイヤおよび半導体層の幅広部に形成されたソース領域およびドレイン領域と、を備えている。ナノワイヤ中で、上部にゲート電極が形成されている領域がチャネル領域として動作する。チャネル領域は幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造をしている。チャネル領域がゲート電極に覆われているため、ゲート電極の支配力が強く、短チャネル効果を抑制することができる。ナノワイヤトランジスタは、ナノワイヤの上面と両側面の計３面がチャネルとして動作するため、トライゲートトランジスタとも呼ばれる。
ナノワイヤトランジスタの構造においては、平面型トランジスタに比べてソース／ドレイン部の寄生抵抗が大きく、オン電流が小さくなってしまうという問題点がある。この寄生抵抗を低減する技術としてソース／ドレイン部にエピタキシャル成長を行うことが有効である。これは埋め込み酸化膜上に形成されるソース／ドレイン部の高さ、幅をエピタキシャル成長で大きくすることによって寄生抵抗を低減するものである。しかし、ゲート側壁に囲まれた部分はエピタキシャル成長されず、高さと幅が小さいままであり、寄生抵抗のボトルネック領域となってしまい、高い寄生抵抗の要因となっている。
この問題を解決するため、薄い側壁を用いて側壁の下のボトルネック領域を短くすることによって寄生抵抗を下げることが報告されている。しかし、側壁の下は相変わらず高い寄生抵抗のボトルネック領域となってしまう。また、エピタキシャル成長されたソース／ドレイン部とゲートとの間の距離が小さくなるため、寄生容量が大きくなってしまい、性能低下の要因となってしまう問題があった。すなわち、側壁を薄くすると寄生抵抗は低減できるが寄生容量が大きくなってしまい、側壁を厚くすると寄生容量は低減できるが、寄生抵抗が大きくなってしまうというトレードオフの関係になってしまう問題があった。
J. Chen et al., "Experimental study of mobility in [110]- and [100]-directed multiple silicon nanowire GAA MOSFETs on (100) SOI ," Dig. VLSI Symp. Tech., pp. 32-33 (2008). M. Saitoh et al., "" Dig. VLSI Symp. Tech., pp. 169-170 (2010).
本発明が解決しようとする課題は、寄生抵抗が小さく高性能なナノワイヤトランジスタを備えた半導体装置およびその製造方法を提供することである。
本実施形態の半導体装置の製造方法は、第１半導体層上に第１絶縁層を形成する工程と、 前記第１絶縁層上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有し、これらの第２および第３領域が前記第１領域に接続するように構成された第２半導体層を形成する工程と、前記第２半導体層の前記第１領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に対して前記第１領域と反対側にゲート電極を形成する工程と、前記ゲート電極の、前記第２および第３領域に対向する側面に絶縁体のゲート側壁を形成する工程と、前記ゲート側壁と前記第２領域との間および前記ゲート側壁と前記第３領域との間にそれぞれ位置する第１絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第１領域直下の前記第１絶縁層の部分と、をエッチングし、それぞれの部分における前記第１絶縁層の層厚を薄くして凹部を形成する工程と、前記第１領域を種としてエピタキシャル成長させることにより前記第１領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、を備えることを特徴とする。
第１実施形態による半導体装置の上面図。 第１実施形態の半導体装置を図１に示す切断面Ａ−Ａで切断した断面図。 第１実施形態の半導体装置を図１に示す切断面Ｂ−Ｂで切断した断面図。 第１実施形態の半導体装置を図１に示す切断面Ｃ−Ｃで切断した断面図。 第１実施形態の半導体装置を図１に示す切断面Ｄ−Ｄで切断した断面図。 第１実施形態の半導体装置を図１に示す切断面Ｅ−Ｅで切断した断面図。 第１実施形態による半導体装置の製造工程を示す上面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す上面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第１実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の上面図。 第２実施形態の半導体装置を図１６に示す切断面Ｏ−Ｏで切断した断面図。 第２実施形態の半導体装置を図１６に示す切断面Ｐ−Ｐで切断した断面図。 第２実施形態の半導体装置を図１６に示す切断面Ｑ−Ｑで切断した断面図。 第２実施形態の半導体装置を図１６に示す切断面Ｒ−Ｒ切断した断面図。 第２実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の製造工程を示す断面図。 第２実施形態による半導体装置の製造工程を示す断面図。
以下、図面を参照して実施形態について説明する。
（第１実施形態）
第１実施形態による半導体装置について図１乃至図６を参照して説明する。この実施形態の半導体装置は、ナノワイヤトランジスタを備えている。このナノワイヤトランジスタの上面図を図１に示し、図１に示す切断面Ａ−Ａで切断した場合の断面図を図２に示し、図１に示す切断面Ｂ−Ｂで切断した場合の断面図を図３に示し、図１に示す切断面ｃ−ｃで切断した場合の断面図を図４に示し、図１に示す切断面Ｄ−Ｄで切断した場合の断面図を図５に示し、図１に示す切断面Ｅ−Ｅで切断した場合の断面図を図６に示す。なお、断面Ａ−Ａはナノワイヤ領域におけるゲート長方向の断面を示し、断面Ｂ−Ｂはゲート電極を通るゲート幅方向の断面を示し、断面ｃ−ｃはゲート側壁を通るゲート幅方向の断面を示し、断面Ｄ−Ｄはゲート側壁の外側におけるゲート幅方向の断面を示し、断面Ｅ−Ｅはナノワイヤ領域の外側におけるゲート長方向の断面図を示す。
このナノワイヤトランジスタは、シリコン基板１上に設けられた、例えば酸化膜からなる絶縁膜２と、この酸化膜２上に設けられたシリコン層４とを備えている（図２）。このシリコン層４は、チャネル領域３を含む１つ以上の板状のナノワイヤ領域と、このナノワイヤ領域の両側に形成されナノワイヤ領域よりも幅の広いソース領域８およびドレイン領域９とを有している（図１、図２）。なお、シリコン層４は例えば単結晶シリコンで形成されるが、単結晶シリコンの他に、非晶質シリコン、または多結晶シリコンであってもよい。チャネル領域３の、ソース領域８からドレイン領域９に向かう方向に沿った側面と上面を覆うようにゲート絶縁膜５が設けられ、このゲート絶縁膜５を覆うようにゲート電極６が設けられている（図３）。このゲート電極６の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁７が設けられている。
なお、本実施形態においては、ゲート電極６直下の酸化膜２の領域と、ソース領域８ならびにドレイン領域９が形成される酸化膜２の領域とを除いた、酸化膜２の領域は、膜厚を薄くし、凹形状となっている（図２乃至図６）。
このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域の、上部にゲート電極が形成されている領域がチャネル領域３として動作する。チャネル領域３は幅、すなわちゲート幅方向の長さが３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。ゲート側壁７の直下におけるナノワイヤ部１０およびゲート側壁の外側におけるナノワイヤ部１１の直下における酸化膜２の領域１００は膜厚が薄く、凹形状を有している。そして、ソース領域８およびドレイン領域９は後述するようにエピタキシャル成長により上方に体積が膨張する。また、ゲート側壁７の外側におけるナノワイヤ部１０はエピタキシャル成長により上下左右に体積が膨張し、ゲート側壁７直下のナノワイヤ部１１はエピタキシャル成長により下方に体積が膨張した構造を有している（図２、５）。言い換えれば、ナノワイヤ部１０、１１は、エピタキシャル成長により、それぞれの直下の酸化膜２の凹形状領域１００を埋め込むように形成される。なお、ゲート側壁７の外側とは、ゲート長方向において、ゲート側壁に対してゲート電極６と反対側を意味し、ゲート電極が設けられている側を、ゲート側壁７の内側という。また、図１および図６に示すように、ナノワイヤ領域が設けられていない、ゲート側壁７の外側の凹形状領域１００は、酸化膜２が露出した領域１３となっている。また、上述の説明からわかるように、ナノワイヤ領域は、チャネル領域３と、ナノワイヤ部１０、１１とを備えた構成となっている。
次に、第１実施形態による半導体装置の製造方法について、図３、および図７乃至図１４を参照して説明する。
まず、図３および図７乃至図１０に示すように、バルクシリコン基板１上に、酸化膜２を成膜し、この酸化膜２上にシリコン層を成膜する。そして、このシリコン層をパターニングすることにより、１つ以上のナノワイヤ領域を有するナノワイヤ構造を備えたシリコン層４を形成する。続いて、シリコン層４のナノワイヤ領域のチャネルとなる領域の上面および側面を覆うようにゲート絶縁膜５を形成し、このゲート絶縁膜５を覆うようにゲート電極６を形成する。その後、ゲート電極６のソース領域側およびドレイン領域側の側部に、酸化膜２と異なる絶縁体からなるゲート側壁１２を形成する。この状態での上面図を図７に示し、図７に示す切断面Ｆ−Ｆで切断した断面を図８に示し、図７に示す切断面Ｇ−Ｇで切断した断面を図３に示し、図７に示す切断面Ｈ−Ｈで切断した断面を図９に示し、図７に示す切断面Ｉ−Ｉで切断した断面を図１０に示す。なお、断面Ｆ−Ｆはナノワイヤ領域におけるゲート長方向の断面を示し、断面Ｈ−Ｈはゲート側壁を通るゲート幅方向の断面を示し、断面Ｉ−Ｉはゲート側壁７の外側におけるナノワイヤ領域のゲート幅方向の断面を示す。シリコン層４の厚さは３ｎｍ〜４０ｎｍ程度である。なお、ゲート側壁７の外側のナノワイヤ部を符号１０で示し、ゲート側壁７下のナノワイヤ部を符号１１で示す。なお、シリコン層４は例えば単結晶シリコンを用いるが、単結晶シリコンの他、多結晶シリコン、非晶質シリコンを用いても良い。なお、ゲート側壁１２は例えばシリコン窒化膜を用いることができる。
続いて、図１１乃至図１５に示すように、ウェットエッチングまたはドライエッチングなどを用いて酸化膜２の選択的等方エッチングを行う。このとき、酸化膜２上に何も設けられていない領域１３、すなわち表面に酸化膜２が露出している領域がエッチングされる（図１１）。続いて、ゲート側壁１２、ソース領域８、ドレイン領域９、ゲート側壁１２の外側におけるナノワイヤ部１１下の酸化膜２が徐々にエッチングされ、凹形状領域１００が現れる（図１２）。このうち、ソース領域８およびドレイン領域９は領域が大きいためほとんどエッチングされないが、幅が狭いゲート側壁１２の外側のナノワイヤ部１１直下の酸化膜２は全てエッチングされる（図１２）。また、ゲート側壁１２直下の酸化膜２もエッチングされ、ゲート側壁１２直下のナノワイヤ部１１の下の酸化膜が除去されるまでエッチングを行う（図１２）。エッチングの制御は例えばウェットエッチングの場合、エッチング溶液の濃度とエッチング時間によって制御する。エッチングされる過程での上面図を図１１に示す。また、図１１に示す切断面Ｊ−Ｊで切断した断面を図１２に示し、図１１に示す切断面Ｋ−Ｋで切断した断面を図３に示し、図１１に示す切断面Ｌ−Ｌで切断した断面を図１３に示し、図１１に示す切断面Ｍ−Ｍで切断した断面を図１４に示し、図１１に示す切断面Ｎ−Ｎで切断した断面を図１５に示す。なお、断面Ｊ−Ｊはナノワイヤ領域におけるゲート長方向の断面を示し、断面Ｌ−Ｌはゲート側壁を通るゲート幅方向の断面を示し、断面Ｍ−Ｍはゲート側壁の外側におけるゲート幅方向の断面を示し、断面Ｎ−Ｎはゲート側壁の外側におけるゲート長方向の断面図を示す。なお、図１１、図１２、図１４に示す矢印は酸化膜２がエッチングされる向きを示している。図１２からわかるように、ナノワイヤ部１０、１１直下の酸化膜２はエッチングされ、ナノワイヤ部１０、１１直下に空洞（凹形状領域）１００が形成される。また、図１１乃至図１５からわかるように、ゲート電極６直下の酸化膜２の領域と、ソース領域８ならびにドレイン領域９が形成される酸化膜２の領域とを除いた、酸化膜２の領域１００は、膜厚が薄く、凹形状となっている。
続いて、Ｓｉの選択エピタキシャル成長を行う。ゲート絶縁膜５に覆われているチャネル領域３はエピタキシャル成長されないが、ソース領域８およびドレイン領域９はエピタキシャル成長によりシリコン層４は上方に体積膨張し、ゲート側壁１２の外側のナノワイヤ部１０においては、エピタキシャル成長によりシリコン層４が上下左右に体積が膨張し（例えば、図５参照）、ゲート側壁１２直下のナノワイヤ部１１においてはエピタキシャル成長によりシリコン層４が下方に、すなわち凹形状領域１００に向かって体積が膨張する。
続いてウェットエッチングまたはドライエッチングなどの選択的エッチングを用いて側壁１２の除去を行い、誘電率の低い絶縁体からなる側壁７を形成することにより寄生容量の低減を図る。誘電率の低い側壁７は例えば酸化膜などが考えられる。このとき、ナノワイヤ領域以外であってソース領域からドレイン領域に向かう方向に平行な切断面、例えば図１に示す切断面Ｅ−Ｅで切断した断面は図６に示す断面と同一となる。また、ゲート側壁１２をゲート側壁７に置き換える工程は省略し、ゲート側壁１２をそのまま用いることもできる。この場合、ナノワイヤ領域以外であってソース領域からドレイン領域に向かう方向に平行な切断面、例えば図１１に示す切断面Ｎ−Ｎで切断した断面は図１５に示す断面と次の点を除いて同一である。すなわち、ソース領域8およびドレイン領域９はエピタキシャル成長により膨張した形状となる。
なお、斜め上方からゲート側壁下のナノワイヤ部１１の側面にイオン注入を行い、ナノワイヤ部１１の不純物濃度を濃くすることによって寄生抵抗の低減を図ってもよい。ここで、「斜め上方」とは、半導体基板の法線に対して０度より大きく９０度未満の角度で傾いているとともに、ゲート長方向およびゲート幅方向に対してそれぞれ０度より大きく９０度未満の角度で傾いているまたは９０度より大きく１８０度未満の角度で傾いていることを意味する。なお、ゲート長方向はソース領域８からドレイン領域９に向かう方向であり、ゲート幅方向とは、ゲート長方向に略直交する方向である。
以後、通常のトランジスタの製造工程を行うことにより寄生容量、および寄生抵抗を低減したシリコンナノワイヤトランジスタが完成する。
なお、上述の説明においては、チャネル領域３の側面と上面にゲート絶縁膜５を形成するトライゲート構造であったが、チャネル領域３の側面のみにゲート絶縁膜５を形成するＦｉｎ型ＦＥＴ構造を採用してもよい。この場合、チャネル領域３の上面にゲート電極を形成しないか、またはゲート電極を形成する場合は、ゲート電極とチャネル領域３の上面との間に絶縁膜を設ける必要がある。
以上説明したように、第１実施形態による半導体装置によれば、ゲート側壁直下のナノワイヤ部１１の体積を拡大することができるため、ナノワイヤトランジスタの寄生抵抗の低減およびオン電流を大きく向上させることができる。
また、寄生抵抗の低減によりオン電流、オフ電流、閾値等のばらつきを低減することができる。
また、ゲート側壁を薄くしなくても寄生抵抗を低減できるため、ゲート側壁を厚くすることによって寄生容量を低減することができる。すなわち、側壁の厚みによる寄生抵抗と寄生容量のトレードオフの関係から脱却することができる。
また、ゲート側壁直下のエピタキシャル成長部の深さ制御によってエピタキシャル成長膜厚を一定にでき、これにより寄生抵抗のばらつきを抑えられることが可能となり、オン電流、オフ電流、閾値等のばらつきを抑えることができる。
また、チャネル領域以外のナノワイヤ部１０、１１のゲート幅方向における断面積を太くすることが可能となるため熱伝導が向上し、自己発熱効果による電流劣化を低減することができる。
なお、本実施形態においては、ナノワイヤ領域は一つであったが、ナノワイヤ領域を複数並べてソース領域８およびドレイン領域９にそれぞれ接続させ電流を大きくしてもよい。
なお、本実施形態においては、シリコン層４はＧｅ層、ＳｉＣ層、またはＳｉＧｅ層を用いてもよい。
なお、本実施形態においてはナノワイヤ領域、ソース領域およびドレイン領域は単結晶半導体であったが、多結晶体半導体、または非晶質半導体でもよい。
（第２実施形態）
第２実施形態による半導体装置について図１６乃至図２６を参照して説明する。この実施形態の半導体装置は、積層構造型ナノワイヤトランジスタを備えている。この積層構造型ナノワイヤトランジスタの上面図を図１６に示し、図１６に示す切断面Ｏ−Ｏで切断した場合の断面図を図１７に示し、図１６に示す切断面Ｐ−Ｐで切断した場合の断面図を図１８に示し、図１６に示す切断面Ｑ−Ｑで切断した場合の断面図を図１９に示し、図１６に示す切断面Ｒ−Ｒで切断した場合の断面図を図２０に示す。なお、断面Ｏ−Ｏはナノワイヤ領域におけるゲート長方向の断面を示し、断面Ｐ−Ｐはゲート電極を通るゲート幅方向の断面を示し、断面Ｑ−Ｑはゲート側壁を通るゲート幅方向の断面を示し、断面Ｒ−Ｒはゲート側壁の外側におけるゲート幅方向の断面を示す。
この第２実施形態は、第１実施形態において、ナノワイヤ領域上に絶縁層（酸化膜）を挟んで少なくとも１以上のナノワイヤ領域が積層されたナノワイヤ構造を有している。
この第２実施形態のナノワイヤトランジスタは、シリコン基板１上に絶縁膜、例えば酸化膜２が設けられている。この酸化膜２は、第１実施形態と同様に、ゲート電極６直下の領域と、ソース領域８ならびにドレイン領域９が形成される領域とを除いた領域は、凹形状となっている（図１７、図２０）。そして、この酸化膜２の凸形状となる、ゲート電極６直下のナノワイヤ領域が形成される酸化膜２の領域と、ソース／ドレイン領域が形成される酸化膜２の領域上にはシリコン層４ａが設けられている。このシリコン層４ａ上には、酸化膜１４が設けられ、この酸化膜１４上にはシリコン層４ｂが設けられている（図１７、図１８）。ナノワイヤ領域のゲート電極６直下のシリコン層４ａ、４ｂがそれぞれチャネル領域３ａ、３ｂとなる。すなわち、チャネル領域３ａとチャネル領域３ｂの間に酸化膜１４が設けられている。チャネル領域３ａのゲート長方向に沿った側面にゲート絶縁膜５ａが設けられ、チャネル領域３ｂのゲート長方向に沿った側面と上面にはゲート絶縁膜５ｂが設けられている（図１７、図１８）。また、ゲート絶縁膜５ａ、５ｂを覆うようにゲート電極６が設けられている。このゲート電極６のゲート幅方向に沿った側面には絶縁体のゲート側壁７が設けられている。
また、ソース領域およびドレイン領域はそれぞれ、シリコン層４ａとシリコン層４ｂがその間に酸化膜１４を挟んで積層された構成となっている。すなわち、ソース領域のシリコン層４ａ、４ｂがそれぞれソース領域８ａ、８ｂとなり、ドレイン領域のシリコン層４ａ、４ｂがそれぞれドレイン領域９ａ、９ｂとなる。そして、チャネル領域３ａと、ソース領域８ａおよびドレイン領域９ａとは、シリコン層４によってナノワイヤ領域において接続され、チャネル領域３ｂと、ソース領域８ｂおよびドレイン領域９ｂとはシリコン層４によってナノワイヤ領域において接続される。そして、これらの接続するシリコン層４がナノワイヤ部１０、１１となる。なお、ナノワイヤ部１１はナノワイヤ領域におけるゲート側壁７直下の部分であり、ナノワイヤ部１０はナノワイヤ領域におけるゲート側壁７の外側の部分である。また、ナノワイヤ部１０は、酸化膜２の凹形状領域の上面からソース領域８ｂおよびドレイン領域９ｂの上面まで存在するように設けられており（図１７、図２０）、ナノワイヤ部１１は、酸化膜２の凹形状領域の上面からゲート側壁７の下面まで存在するように設けられている（図１７、図１９）。なお、後述するように、ナノワイヤ部１０、１１の一部分、例えば、酸化膜２の凹部形状領域に埋め込まれる部分および酸化膜１４に対応する部分、ソース領域８ｂおよびドレイン領域９ｂとゲート側壁７との間の部分は、エピタキシャル成長によって形成される。
なお、本実施形態では、シリコン層４ａ、４ｂは単結晶シリコンを用いるが、単結晶シリコンの代わりに、非晶質シリコン、または多結晶シリコンを用いてもよい。
このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域の、上部にゲート電極６が形成されている領域がチャネル領域３ａ、３ｂとして動作する。チャネル領域３ａ、３ｂは幅、すなわちゲート幅方向の長さが３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の板状構造（ナノワイヤ構造）を有している。ソース領域８ｂおよびドレイン領域９ｂは後述するようにエピタキシャル成長により上方に体積が膨張し、ゲート側壁７の外側のナノワイヤ部１０がエピタキシャル成長により上下左右に体積が膨張して上下のシリコン層４ａ、４ｂが接続した構造を有している。また、ゲート側壁７直下のナノワイヤ部１１はエピタキシャル成長によりシリコン層４ａが上下に、シリコン層４ｂが下方に体積が膨張して上下のシリコン層４ａ、４ｂが接続した構造を有している。
次に、第２実施形態による半導体装置の製造方法について、図２１乃至図２３を参照して説明する。図２１はナノワイヤ領域におけるゲート長方向の断面図であり、図２２はゲート側壁を通るゲート幅方向の断面図であり、図２３はゲート側壁の外側におけるゲート幅方向の断面図である。
まず、図２１に示すように、バルクシリコン基板１上に、酸化膜２、第１シリコン層、酸化膜１４、第２シリコン層を順次成膜する。そして、この積層膜をパターニングすることにより、１つ以上のナノワイヤ領域を備えたナノワイヤ構造を形成する。このナノワイヤ構造の両端には、ナノワイヤ領域よりも膜面面積の２つの広い領域が形成され、これらの２つ広い領域における第１シリコン層４ａおよび第２シリコン層４ｂの積層膜がそれぞれソース領域およびドレイン領域となる。また、ナノワイヤ領域における第１シリコン層４ａおよび酸化膜１４ならびに第２シリコン層４ｂがナノワイヤ領域を構成する（図２１）。そしてこのナノワイヤ領域は、チャネル領域３ａ、３ｂと、ナノワイヤ部１０ａ、１０ｂ、１１ａ、１１ｂと、を含んでいる。
チャネル領域３ａ、３ｂのゲート長方向に沿った側面にゲート絶縁膜５ａ、５ｂを形成するとともに、チャネル領域３ｂの上面にゲート絶縁膜５ｂを形成する。これらのゲート絶縁膜５ａ、５ｂを覆うようにゲート電極６が形成する。このゲート電極６のゲート幅方向に沿った側面に絶縁体のゲート側壁１２を形成する。この状態での上面図は図７と同じであり、図７に示す切断面Ｆ−Ｆで切断した断面を図２１に示し、図７に示す切断面Ｈ−Ｈで切断した断面を図２２に示し、図７に示す切断面Ｉ−Ｉで切断した断面を図２３に示す。シリコン層４ａ、４ｂの厚さは３ｎｍ〜４０ｎｍ程度である。なお、図７に示すゲート電極６を通るゲート幅方向の切断面Ｇ−Ｇで切断した断面は図１８と同じである。なお、ゲート側壁７の外側におけるナノワイヤ部を符号１０ａ、１０ｂで示し、ゲート側壁下のナノワイヤ部を符号１１ａ、１１ｂで示す。なお、本実施形態ではシリコン層４ａ、４ｂは単結晶シリコンを用いるが、単結晶シリコンの代わりに多結晶シリコン、非晶質シリコンを用いても良い。なお、ゲート側壁１２は例えばシリコン窒化膜を用いることができる。
続いて、図２４乃至図２６に示すように、ウェットエッチングまたはドライエッチングなどを用いて酸化膜２、１４の選択的等方エッチングを行う。このとき、酸化膜２上に何もない領域１３、すなわち酸化膜２の表面が露出している領域がエッチングされる。続いて、ゲート側壁１２、ソース領域８ａ、８ｂ、ドレイン領域９ａ、９ｂ、チャネル領域３ａ、３ｂの下の酸化膜２、１４が徐々にエッチングされる。このうち、ソース領域８ａ、８ｂ、ドレイン領域９ａ、９ｂは領域が大きいためその下の酸化膜２、１４はほとんどエッチングされないが、幅が狭いチャネル領域３ａ、３ｂの下の酸化膜２、１４は全てエッチングされる。また、ゲート側壁１２の下もエッチングされ、ゲート側壁１２の下のナノワイヤ部１１ａ、１１ｂの下の酸化膜２、１４が除去されるまでエッチングを行う。エッチングの制御は例えばウェットエッチングの場合、エッチング溶液の濃度とエッチング時間によって制御する。エッチングされる過程での上面図は図１１と同じであり、図１１に示す切断面Ｊ−Ｊで切断した断面を図２４に示し、図１１に示す切断面Ｌ−Ｌで切断した断面を図２５に示し、図１１に示す切断面Ｍ−Ｍで切断した断面を図２６に示す。なお、断面Ｊ−Ｊはナノワイヤ領域におけるゲート長方向の断面を示し、断面Ｌ−Ｌはゲート側壁１２を通るゲート幅方向の断面を示し、断面Ｍ−Ｍはゲート側壁１２の外側におけるゲート幅方向の断面を示す。なお、図１１に示すゲート電極を通るゲート幅方向のＫ―Ｋ断面は図１８と同じである。なお、図１１、図２４、図２６に示す矢印は酸化膜２がエッチングされる向きを示している。
続いて、Ｓｉ選択エピタキシャル成長を行う。ゲート絶縁膜５ａ、５ｂに覆われているチャネル領域はエピタキシャル成長されないが、ソース領域８ｂおよびドレイン領域９ｂはエピタキシャル成長によりシリコン層４ｂは上方に体積膨張し、ゲート側壁１２の外側におけるナノワイヤ部１０ａ、１０ｂはエピタキシャル成長によりシリコン層４ａ、４ｂは上下左右に体積が膨張し、シリコン層４ａと４ｂが接続される。また、ゲート側壁７直下のナノワイヤ部１１ａ、１１ｂはエピタキシャル成長によりシリコン層４ａは上下に、シリコン層４ｂは下方に体積が膨張し、シリコン層４ａと４ｂが接続される。
続いて、ウェットエッチングまたはドライエッチングなどの選択的エッチングを用いて側壁１２の除去を行い、代わりに誘電率の低い側壁７を作成することにより寄生容量の低減を図る。誘電率の側壁７として例えば酸化膜などが用いられる。ゲート側壁１２をゲート側壁７に付けかえる工程は省略することもできる。
なお、この後にゲート側壁直下のナノワイヤ部１１ａ、１１ｂの側面に斜め上方からイオン注入を行い、不純物濃度を濃くすることによって寄生抵抗の低減を図ってもよい。
以後、通常のトランジスタの製造工程を行うことにより寄生容量、および寄生抵抗を低減したシリコンナノワイヤトランジスタが完成する。
なお、上述の説明においては、チャネル領域３ａの側面にゲート絶縁膜５ａを形成するとともに、チャネル領域３ｂの側面および上面にゲート絶縁膜５ｂを形成するトライゲート構造を想定したが、チャネル領域３ｂの上面にゲート絶縁膜５ｂを形成しないＦｉｎ型ＦＥＴ構造を採用してもよい。この場合、チャネル領域３ｂの上面にゲート電極を形成しないか、またはゲート電極を形成する場合は、ゲート電極とチャネル領域３ｂの上面との間に絶縁膜を設ける必要がある。
なお、上述の説明においては、シリコン層４ａと４ｂをエピタキシャル成長により接続した構造を想定したが、エピタキシャル成長では接続せずに、配線工程でシリコン層４ａと４ｂを電気的に接続する構成であってもよい。また、本実施形態では、ソース領域８ａとソース領域８ｂ、ドレイン領域９ａとドレイン領域９ｂは酸化膜１４で隔てられた構造であったが、図２１に示す工程で共通のソース領域およびドレイン領域にしてもよい。
なお、本実施形態においては、ナノワイヤ領域は、シリコン層が二層の積層構造を有していたが、三層以上の積層構造であってもよい。
以上説明したように、本製造方法によれば、第１実施形態と同様に、側壁下のナノワイヤ部の体積を拡大することができるため、ナノワイヤトランジスタの寄生抵抗の低減及びオン電流を大きく向上させることができる。
また、寄生抵抗低減によりオン電流、オフ電流、閾値等のばらつきを低減することができる。
また、側壁を薄くしなくても寄生抵抗を低減できるため、側壁を厚くすることによって寄生容量を低減することができる。すなわち、側壁の厚みによる寄生抵抗と寄生容量のトレードオフの関係から脱却することができる。
また、側壁直下のエピタキシャル成長部の深さの制御によってエピタキシャル成長層の厚さを一定にすることができ、これにより寄生抵抗のばらつきを抑えられることが可能となり、オン電流、オフ電流、閾値等のばらつきを抑えることができる。
また、チャネル領域以外のナノワイヤ部が太くなるため熱伝導が向上し、自己発熱効果による電流劣化を低減することができる。
なお、本実施形態においては、チャネル領域３ａ、３ｂは上面から見たナノワイヤ領域は一つであったが、チャネル領域３ａ、３ｂを複数並べてソース領域８ａ、８ｂおよびドレイン領域９ａ、９ｂにそれぞれ接続させ電流を大きくしてもよい。
なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はＳｉ層であったが、Ｇｅ層、ＳｉＣ層、またはＳｉＧｅ層を用いてもよい。なお、本実施形態においてはナノワイヤ領域、ソース領域およびドレイン領域は単結晶半導体であったが、多結晶体半導体、または非晶質半導体でもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ シリコン基板
２ 酸化膜
３ チャネル領域
３ａ チャネル領域
３ｂ チャネル領域
４ シリコン層
４ａ シリコン層
４ｂ シリコン層
５ ゲート絶縁膜
５ａ ゲート絶縁膜
５ｂ ゲート絶縁膜
６ ゲート電極
７ ゲート側壁
８ ソース領域
８ａ ソース領域
８ｂ ソース領域
９ ドレイン領域
９ａ ドレイン領域
９ｂ ドレイン領域
１０ ゲート側壁の外側におけるナノワイヤ部
１０ａ ゲート側壁の外側におけるナノワイヤ部
１０ｂ ゲート側壁の外側におけるナノワイヤ部
１１ ゲート側壁直下のナノワイヤ部
１１ａ ゲート側壁直下のナノワイヤ部
１１ｂ ゲート側壁直下のナノワイヤ部
１２ ゲート側壁
１３ 酸化膜が露出している領域
１４ シリコン層
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Claims (6)

  1. 第１半導体層上に第１絶縁層を形成する工程と、
    前記第１絶縁層上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有し、これらの第２および第３領域が前記第１領域に接続するように構成された第２半導体層を形成する工程と、
    前記第２半導体層の前記第１領域の少なくとも側面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜に対して前記第１領域と反対側にゲート電極を形成する工程と、
    前記ゲート電極の、前記第２および第３領域に対向する側面に絶縁体のゲート側壁を形成する工程と、
    前記ゲート側壁と前記第２領域との間および前記ゲート側壁と前記第３領域との間にそれぞれ位置する第１絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第１領域直下の前記第１絶縁層の部分と、をエッチングし、それぞれの部分における前記第１絶縁層の層厚を薄くして凹部を形成する工程と、
    前記第１領域を種としてエピタキシャル成長させることにより前記第１領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 第１半導体層上に第１絶縁層を形成する工程と、
    前記第１絶縁層上に設けられ、第１領域と前記第１領域よりも幅の広い第２および第３領域とを有し、これらの第２および第３領域が前記第１領域に接続するように構成された第２半導体層と、前記第２半導体層の上面に設けられる第２絶縁層と、前記第２絶縁層上に設けられ、前記第１領域に対応する第４領域と前記第４領域よりも幅の広く前記第２および第３領域にそれぞれ対応する第５および第６領域とを有し、これらの第５および第６領域が前記第４領域に接続するように構成された第３半導体層と、を形成する工程と、
    前記第２半導体層の第１領域および前記第３半導体層の前記第４領域の少なくとも側面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜に対して前記第１領域および前記第４領域と反対側にゲート電極を形成する工程と、
    前記ゲート電極の、前記第２および第３領域に対向する側面および前記第５および第６領域に対向する側面に絶縁体のゲート側壁を形成する工程と、
    前記ゲート側壁と前記第２および第５領域との間、および前記ゲート側壁と前記第３および第６領域との間にそれぞれ位置する第１絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第１領域直下の前記第１絶縁層の部分と、をエッチングし、それぞれの部分における前記第１絶縁層の層厚を薄くして凹部を形成する工程と、
    前記第１領域を種としてエピタキシャル成長させることにより前記第１領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 第１方向に延在する第１領域と、前記第１領域を間に挟むように離間して設けられた第２および第３領域と、前記第１領域と前記第２領域との間および前記第１領域と前記第３領域との間に設けられ前記第１乃至第３領域よりも膜厚が薄い凹形状の第４および第５領域とを有する絶縁膜と、
    前記第２および第３領域上に設けられたソース領域およびドレイン領域と、
    前記第４領域から前記第５領域に向かう方向に前記第１領域を跨いで設けられ、前記ソース領域およびドレイン領域よりも幅が狭くかつ前記ソース領域およびドレイン領域に接続する半導体層と、
    前記第１領域上の前記半導体層の少なくとも側面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に対して前記第１領域上の前記半導体層と反対側に設けられたゲート電極と、
    前記ゲート電極の、前記ソース領域およびドレイン領域に対向する側面に設けられた絶縁体のゲート側壁と、
    を備え、
    前記半導体層は、前記半導体層直下の前記第４および第５領域の部分に延在していることを特徴とする半導体装置。
  6. 前記ゲート絶縁膜は前記第１領域上の前記半導体層の上面にも設けられ、前記ゲート電極は、前記半導体層の上面上の前記ゲート絶縁膜の上にも設けられ、前記ゲート側壁直下の前記半導体層の部分の膜厚が前記ゲート電極直下の前記半導体層の部分の膜厚よりも大きいことを特徴とする請求項５記載の半導体装置。
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