JP2012235223A - 半導体装置 - Google Patents
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Abstract
【解決手段】高周波半導体チップと、高周波半導体チップの入力側に配置された入力側分布回路と、高周波半導体チップの出力側に配置された出力側分布回路と、入力側分布回路に接続された高周波入力端子と、出力側分布回路に接続された高周波出力端子と、高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが1つのパッケージに収納されたことを特徴とする半導体装置。
【選択図】図2
Description
(パッケージ構造)
実施の形態に係る半導体装置1を搭載するパッケージは、図1(a)〜図1(d)に示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置されたフィードスルー下層部20a・20bと、フィードスルー下層部20a・20b上に配置された入力ストリップライン19a・出力ストリップライン19bと、フィードスルー下層部20a・20b上に配置されたフィードスルー上層部22・22とを備える。
第1の実施の形態に係る半導体装置1は、図1〜図3に示すように、高周波半導体チップ24と、高周波半導体チップ24の入力側に配置された入力側分布回路17と、高周波半導体チップ24の出力側に配置された出力側分布回路18と、入力側分布回路17に接続された高周波入力端子21aと、出力側分布回路18に接続された高周波出力端子21bと、高周波半導体チップ24のドレイン端子電極近傍に配置された平滑化キャパシタ34a・34bとを備える。ここで、高周波半導体チップ24と、入力側分布回路17と、出力側分布回路18と、平滑化キャパシタ34a・34bとが1つのパッケージに収納されている。
第2の実施の形態に係る半導体装置1において、平滑化キャパシタ341・342・343・344は、図7および図8に示すように、高周波半導体チップ24のドレイン端子電極D近傍に複数配置される。また、高周波半導体チップ24のドレイン端子電極Dと平滑化キャパシタ341・342・343・344間を接続する平滑化キャパシタ接続用ボンディングワイヤ231・232・233・234は、動作周波数において、高周波半導体チップ24のドレイン端子電極D近傍のインピーダンスよりも十分大きなインピーダンスとなる長さを有する。
第3の実施の形態に係る半導体装置1は、図9〜図10に示すように、高周波半導体チップ24のドレイン端子電極Dに並行して配置された補助平滑化キャパシタ36を備える。ここで、補助平滑化キャパシタ36は、平滑化キャパシタ34a・34bと同様に、単板の並行平板キャパシタ構造を備える。
第4の実施の形態に係る半導体装置1においては、図12および図13に示すように、高周波半導体チップ24のドレイン端子電極Dから補助平滑化キャパシタ36への補助平滑化キャパシタ接続用ボンディングワイヤ371・372・373・374が長く接続されるように、平滑化キャパシタ34a・34bに対して、補助平滑化キャパシタ36と出力整合用キャパシタ基板32の位置を入れ替えてもよい。その他の構成は、第3の実施の形態と同様であるため、重複説明は省略する。
平滑化キャパシタ34a・34bの配置スペースが狭い場合を説明する比較例に係る半導体装置の模式的平面構成は、図14(a)に示すように表され、平滑化キャパシタの配置スペースの拡大図は、図14(b)に示すように表される。図14においては、平滑化キャパシタ34a・34bを配置すべきスペースAは、長さD、幅Wを有する。
第6の実施の形態に係る半導体装置1は、図18〜図19に示すように、高周波半導体チップ24を搭載する導体ベースプレート200と、導体ベースプレート200上に配置された柱状電極94とを備え、平滑化キャパシタ34a・34bは、柱状電極94上に配置される。ここで、柱状電極94は、第5の実施の形態の図15と同様に配置されるが、図18では、図示を省略している。第6の実施の形態は、第3の実施の形態において、平滑化キャパシタ34a・34bの配置スペースが狭い場合に対応している。その他の構成は、第3の実施の形態と同様であるため、重複説明は省略する。
第7の実施の形態に係る半導体装置1の模式的平面構成は、図20に示すように表され、図20のVIII−VIII線に沿う模式的断面構造は、図21に示すように表される。
実施の形態に係る半導体装置1に適用する高周波半導体チップ24の模式的平面パターン構成の拡大図は、図22(a)に示すように表され、図22(a)のJ部分の拡大図は、図22(b)に示すように表される。また、実施の形態に係る半導体装置1に適用する高周波半導体チップ24の構造例1〜4であって、図22(b)のIX−IX線に沿う模式的断面構造例1〜4は、それぞれ図23〜図26に示すように表される。
図22(b)のIX−IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例1は、図23に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2次元電子ガス(2DEG:Two Dimensional Electron Gas)層116が形成されている。図23に示す構造例1では、ヘテロ接合電界効果トランジスタ(HFET:Hetero-junction Field Effect Transistor)若しくは高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が示されている。
図22(b)のIX−IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例2は、図24に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極124およびドレイン領域128上に配置されたドレインフィンガー電極122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極124との界面には、ショットキーコンタクト(Schottky Contact)が形成されている。図24に示す構造例2では、金属−半導体電界効果トランジスタ(MESFET:Metal Semiconductor Field Effect Transistor)が示されている。
図22(b)のIX−IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例3は、図25に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上のリセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図25に示す構造例3では、HFET若しくはHEMTが示されている。
図22(b)のIX−IX線に沿う模式的断面構成として、実施の形態に係る半導体装置1に適用する高周波半導体チップ24のFETセルの構造例4は、図26に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上に配置されたソースフィンガー電極120およびドレインフィンガー電極122と、アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)118との界面には、2DEG層116が形成されている。図26に示す構造例4では、HFET若しくはHEMTが示されている。
実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…メタルキャップ
11、12、13、14、15、19…ボンディングワイヤ
14a…メタルシールリング
16…金属壁
17…入力側分布定数回路
18…出力側分布定数回路
19a…入力ストリップライン
19b…出力ストリップライン
20a、20b…フィードスルー下層部
21a…高周波入力端子
21b…高周波出力端子
22…フィードスルー上層部
23a、23b、231、232、233、234、38a、38b…平滑化キャパシタ接続用ボンディングワイヤ
24…高周波半導体チップ
26…入力回路基板
28…出力回路基板
30…入力整合用キャパシタ基板
32…出力整合用キャパシタ基板
34、34a、34b、341、342、343、344…平滑化キャパシタ
36…補助平滑化キャパシタ
37、371、372、373、374…補助平滑化キャパシタ接続用ボンディングワイヤ
40、42、90a、90b…キャパシタ電極層
44、92…キャパシタ絶縁層
50…入力整合部
60…出力整合部
94…柱状電極
94a、200a…半田層
110…半絶縁性基板
112…窒化物系化合物半導体層(GaNエピタキシャル成長層)
116…2次元電子ガス(2DEG)層
118…アルミニウム窒化ガリウム層(AlxGa1-xN)(0.1≦x≦1)
120…ソースフィンガー電極
122…ドレインフィンガー電極
124…ゲートフィンガー電極
126…ソース領域
128…ドレイン領域
200…導体ベースプレート
G,G1,G2,…,G10…ゲート端子電極
S,S11,S12,…,S101,S102…ソース端子電極
D,D1,D2,…,D10…ドレイン端子電極
SC11,SC12,…,SC91,SC92,SC101,SC102…VIAホール
CB…バイパスキャパシタ(平滑化キャパシタ)
CA…補助平滑化キャパシタ
LA、LB…インダクタ
IPK…電流振幅の値
ΔV…リップル電圧
f…差分周波数
Claims (18)
- 高周波半導体チップと、
前記高周波半導体チップの入力側に配置された入力側分布回路と、
前記高周波半導体チップの出力側に配置された出力側分布回路と、
前記入力側分布回路に接続された高周波入力端子と、
前記出力側分布回路に接続された高周波出力端子と、
前記高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタと
を備え、前記高周波半導体チップと、前記入力側分布回路と、前記出力側分布回路と、前記平滑化キャパシタとが1つのパッケージに収納されたことを特徴とする半導体装置。 - 平滑化キャパシタの値をCBR、電流振幅の値をIPK、許容できるリップル電圧の値をΔV、差分周波数の値を△fとすると、前記平滑化キャパシタは、CBR=IPK×(1/2π△f)/△V以上の値を有することを特徴とする請求項1に記載の半導体装置。
- 前記高周波半導体チップの前記ドレイン端子電極と前記平滑化キャパシタとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項1に記載の半導体装置。
- 前記平滑化キャパシタは、
第1キャパシタ電極層と、
前記第1キャパシタ電極層上に配置されたキャパシタ絶縁層と、
前記キャパシタ絶縁層上に配置された第2キャパシタ電極層と
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記平滑化キャパシタは、前記高周波半導体チップの両端に配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーダンスとなる長さを有することを特徴とする請求項3に記載の半導体装置。
- 前記高周波半導体チップを搭載する導体ベースプレートと、
前記導体ベースプレート上に配置された柱状電極と
を備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。 - 前記平滑化キャパシタは、前記高周波半導体チップの前記ドレイン端子電極近傍に複数配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーダンスとなる長さを有することを特徴とする請求項3に記載の半導体装置。
- 前記高周波半導体チップの前記ドレイン端子電極に並行して配置された補助平滑化キャパシタを備えることを特徴とする請求項1に記載の半導体装置。
- 前記平滑化キャパシタは、前記補助平滑化キャパシタの両端に配置されたことを特徴とする請求項8に記載の半導体装置。
- 前記高周波半導体チップの前記ドレイン端子電極と前記補助平滑化キャパシタとの間を接続する補助平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項8に記載の半導体装置。
- 前記補助平滑化キャパシタと前記平滑化キャパシタとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項10に記載の半導体装置。
- 前記補助平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップの前記ドレイン端子電極近傍のインピーダンスよりも10倍以上のインピーンダンスとなる長さを有することを特徴とする請求項10に記載の半導体装置。
- 前記高周波半導体チップを搭載する導体ベースプレートと、
前記導体ベースプレート上に配置された柱状電極と
を備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項8〜12のいずれか1項に記載の半導体装置。 - 前記入力側分布回路に接続された入力ストリップラインと、
前記出力側分布回路に接続された出力ストリップラインと
を備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続され、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項1に記載の半導体装置。 - 前記入力側分布回路を搭載する入力回路基板と、
前記出力側分布回路を搭載する出力回路基板と
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記入力回路基板と前記高周波半導体チップとの間に配置された入力整合用キャパシタ基板と、
前記出力回路基板と前記高周波半導体チップとの間に配置された出力整合用キャパシタ基板と
を備えることを特徴とする請求項15に記載の半導体装置。 - 前記高周波半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第1表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第1表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたVIAホールと、
前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極と
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項17に記載の半導体装置。
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- 2011-04-28 JP JP2011101269A patent/JP5734727B2/ja not_active Expired - Fee Related
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