KR101440370B1 - 광대역 특성의 반도체 소자 패키지 및 방법 - Google Patents

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Abstract

본 발명에 따르면, 패키지 실장된 고효율 고출력 트랜지스터에 있어서, 갈륨 나이트라이드 반도체로 구성된 트랜지스터 다이와 연결선 및 일정 간격 이격되어 병렬로 연결되는 2열의 모스-캐패시터와 로-캐패시터를 이용한 내부 정합 방법을 통하여 정합 임피던스를 증가시킴과 동시에 혼변조 왜곡 성분을 개선하여 광대역 특성을 증대시킬 수 있다.

Description

광대역 특성의 반도체 소자 패키지 및 방법{SEMICONDUCTOR DEVICE PACKGAGE WITH WIDEBAND CHARACTERISTIC AND METHOD THEREOF}
본 발명은 고출력 반도체 소자 패키지에 관한 것으로, 특히 패키지 실장된(Packaged) 고효율 고출력 트랜지스터에 있어서, 갈륨 나이트라이드(gallium Nitride) 반도체로 구성된 트랜지스터 다이(Transistor Die)와 연결선(Wire) 및 일정 간격 이격되어 병렬로 연결되는 2열의 모스-캐패시터(MOS-Capacitor)와 로-캐패시터(Row-Capacitor)를 이용한 내부 정합(Internal Matching) 방법을 통하여 정합 임피던스(Matching Impedance)를 증가시킴과 동시에 혼변조 왜곡(Inter-modulation Distortion) 성분을 개선하여 광대역 특성을 증대시킬 수 있도록 하는 반도체 소자 패키지 구조 및 방법에 관한 것이다.
일반적으로, 트랜지스터 다이를 우리가 흔히 접하는 전자기기의 일반적인 PCB(Printed Circuit Board) 상태에서 사용하기 위해서는 대부분 패키지에 실장하여 사용하게 된다. 특히 트랜지스터 다이의 경우 다이 자체가 가지고 있는 입/출력 임피던스(Source/Load Impedance)가 매우 낮기 때문에 트랜지스터 패키지 내/외부에서 정합회로를 설계 시 공간 및 비용 등에서 많은 어려움을 갖게 된다.
따라서, 트랜지스터 패키지 설계 시 연결선(wire)의 길이 및 다양한 종류의 캐패시터의 값을 사용하여 외부 정합을 위한 입/출력 임피던스를 구현한 뒤, 패키지 외부 정합 회로를 통하여 통신 임피던스인 50옴(ohm) 및 75옴 등으로 정합하여 사용하게 된다.
도 1은 종래 반도체 소자 패키지의 입체 사시도를 도시한 것이다.
도 1을 참조하면, 반도체 소자 패키지는 입/출력 단자 리드선(100, 102)과 패키지 기판(104) 위에 놓여진 모스-캐패시터(106, 108), 트랜지스터 다이(110)로 구성되며, 각각의 연결선(112, 114, 116, 118)이 입/출력 단자 리드선(100, 102)과 모스-캐패시터(106, 108), 트랜지스터 다이(110)를 징검다리 형식으로 연결하고 있다.
도 2는 위 도 1의 종래 반도체 소자 패키지의 정면도를 도시한 것으로, 이때, 입력 단자 리드선(100)에서 바라본 입력 임피던스가 거의 0오옴에 가깝기 때문에 한 개 이상의 모스-캐패시터(106, 108)와 연결선(112, 114, 116, 118)의 인덕터(L1, L2, L3, L4)를 사용하여 임피던스를 외부 정합에 유리한 높은 임피던스로 끌어올리는 과정을 거쳐야 한다.
이를 위해 패키지 내부 기판(104)내 모스-캐패시터(106, 108)와 트랜지스터 다이(110) 및 입/출력단자 리드선(100, 102)을 연결선(112, 114, 116, 118)으로 연결함으로서 임피던스 값을 높이도록 한다.
도 3은 종래 모스-캐패시터만으로 정합한 반도체 소자 패키지의 회로도를 도시한 것이고, 도 4는 도 2의 반도체 소자 패키지의 등가 회로도를 도시한 것이다.
위 도 3 및 도 4에서 보여지는 바와 같이 등가회로에서는 도 1에 나타낸 연결선(112, 114, 116, 118)을 각각에 해당하는 인덕터(L1, L2, L3, L4) 등으로 나타낼 수 있다.
즉, 반도체 소자 패키지 내에서 모스-캐패시터(106, 108)는 캐패시터 C1, C2로 대체되고, 연결선(112, 114, 116, 118)은 인덕터 L1, L2, L3, L4로 대체된다. 트랜지스터 다이(110)는 트랜지스터 소자 기호 및 TR 표시로서 대체된다.
그러나, 위와 같은 종래 모스-캐패시터만으로 정합되는 기존의 패키지에서의 트랜지스터 다이는 다이 자체적으로 지니고 있는 비선형성에 의해 입력 신호에 따라 다양한 혼변조 왜곡이 발생하게 되는데, 이렇게 발생한 원치 않는 신호 성분이 사용하고자 하는 신호에 상당한 간섭을 주게 된다. 따라서 외부 정합 시 다양한 방법을 이용하여 혼변조 왜곡 성분을 제거하게 되는데, 이러한 혼변조 왜곡 성분의 제거를 위해서는 추가적인 회로가 사용됨에 따라 반도체 소자 패키지의 전체적인 크기 및 사용 소자의 수가 증가되는 문제점이 있었다.
또한, 내부 정합 방식으로 기존에 사용되는 방식인 징검다리 방식을 이용한 트랜지스터 패키지 설계 방식은 상대적으로 높은 인덕턴스가 필요하게 되기 때문에 제한적인 패키지의 공간에서 입체 교차 형식(Multi Crossing Type)의 내부 정합을 하더라도, 외부 정합에 용이한 임피던스를 구현하는데 한계가 있으며, 외부 정합에 필요한 면적을 줄이는데에도 상당한 어려움이 있었다.
(특허문헌)
대한민국 등록특허번호 10-1030068호(등록일자 2011년 04월 12일)에는 질화물 반도체 소자의 제조 방법 및 질화물 반도체 소자에 관한 기술이 개시되어 있다.
따라서, 본 발명에서는 패키지 실장된 고효율 고출력 트랜지스터에 있어서, 갈륨 나이트라이드 반도체로 구성된 트랜지스터 다이와 연결선 및 일정 간격 이격되어 병렬로 연결되는 2열의 모스-캐패시터와 로-캐패시터를 이용한 내부 정합 방법을 통하여 정합 임피던스를 증가시킴과 동시에 혼변조 왜곡 성분을 개선하여 광대역 특성을 증대시킬 수 있도록 하는 반도체 소자 패키지 구조 및 방법을 제공하고자 한다.
상술한 본 발명은 반도체 소자 패키지로서, 입/출력단자 리드선과, 트랜지스터와, 상기 트랜지스터의 양쪽에 일정 간격 이격되게 일렬로 배치되는 제1, 제2 캐패시터와, 상기 트랜지스터와 상기 제2 캐패시터 사이에 배치되는 제3 캐패시터와, 상기 제1, 제2 캐패시터와 상기 트랜지스터와 상기 입/출력단자 리드선을 각각 서로 연결시키되, 상기 트랜지스터와 상기 제3 캐패시터간은 기설정된 개수만큼 선택적으로 연결시키는 다수의 연결선을 포함한다.
또한, 상기 반도체 소자 패키지는, 상기 트랜지스터와 제3 캐패시터간 연결되는 연결선 개수의 조정과 상기 제3 캐패시터의 조합을 통해 외부회로와의 정합을 위한 다양한 임피던스 값을 생성하는 것을 특징으로 한다.
또한, 상기 트랜지스터는, 상기 제1, 제2 캐패시터 사이에 일렬로 배치되는 것을 특징으로 한다.
또한, 상기 제1, 제2 캐패시터는, 모스(MOS)-캐패시터인 것을 특징으로 한다.
또한, 상기 제3 캐패시터는, 로(ROW)-캐패시터인 것을 특징으로 한다.
또한, 상기 트랜지스터는, 갈륨 나이트라이드 트랜지스터인 것을 특징으로 한다.
또한, 본 발명은 반도체 소자 패키지 방법으로서, 패키지 내부 기판내 트랜지스터를 일렬로 배치시키는 단계와, 상기 트랜지스터의 양쪽에 일정 간격 이격되게 제1, 제2 캐패시터를 일렬로 배치시키는 단계와, 상기 제1, 제2 캐패시터의 양측에 상기 트랜지스터의 입/출력 정보를 위한 입/출력단자 리드선을 배치시키는 단계와, 상기 트랜지스터와 상기 제2 캐패시터 사이에 상기 트랜지스터와 일정 간격 이격되게 제3 캐패시터를 배치시키는 단계와, 다수의 연결선을 이용하여 상기 제1, 제2 캐패시터와 상기 트랜지스터와 상기 입/출력단자 리드선을 각각 서로 연결시키되, 상기 트랜지스터와 상기 제3 캐패시터간은 기설정된 개수만큼 선택적으로 연결시키는 단계를 포함한다.
또한, 상기 연결시키는 단계에서, 상기 트랜지스터와 제3 캐패시터간 연결되는 연결선의 개수는, 상기 제3 캐패시터의 조합을 통한 외부회로와의 임피던스 정합을 고려하여 결정되는 것을 특징으로 한다.
또한, 상기 제1, 제2 캐패시터는, 모스(MOS)-캐패시터인 것을 특징으로 한다.
또한, 상기 제3 캐패시터는, 로(ROW)-캐패시터인 것을 특징으로 한다.
또한, 상기 트랜지스터는, 갈륨 나이트라이드 트랜지스터인 것을 특징으로 한다.
본 발명에 따르면, 패키지 실장된 고효율 고출력 트랜지스터에 있어서, 갈륨 나이트라이드 반도체로 구성된 트랜지스터 다이와 연결선 및 일정 간격 이격되어 병렬로 연결되는 2열의 모스-캐패시터와 로-캐패시터를 이용한 내부 정합 방법을 통하여 정합 임피던스를 증가시킴과 동시에 혼변조 왜곡 성분을 개선하여 광대역 특성을 증대시킬 수 있는 이점이 있다.
또한, 본 발명에서는 기존의 연결선 연결 방식과 달리, 트랜지스터 다이와 패키지 리드에 정합된 내부 정합회로 이외에 추가적인 내부 정합회로를 구성하는 연결선과 값이 같거나 서로 다른 캐패시터를 사용함으로써, 기존 연결선의 연결 방식에 비해 혼변조 왜곡 성분 및 입/출력 임피던스를 개선시킬 수 있고, 이를 통하여 외부 정합이 보다 용이하게 되는 이점이 있다.
도 1은 종래 반도체 소자 패키지의 입체 사시도,
도 2는 종래 반도체 소자 패키지의 정면도,
도 3은 종래 모스-캐패시터만으로 정합한 반도체 소자 패키지의 회로도,
도 4는 종래 반도체 소자 패키지의 등가 회로도,
도 5는 본 발명의 실시예에 따른 반도체 소자 패키지의 입체 사시도,
도 6은 본 발명의 실시예에 따른 반도체 소자 패키지의 정면도,
도 7은 본 발명의 실시예에 따른 모스-캐패시터와 로-캐패시터가 정합되는 반도체 소자 패키지의 회로도,
도 8은 본 발명의 실시예에 따른 반도체 소자 패키지의 등가 회로도,
도 9는 본 발명의 다른 실시예에 따른 모스-캐패시터와 로-캐패시터가 정합되는 반도체 소자 패키지의 회로도,
도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 등가 회로도,
도 11은 본 발명의 실시예에 따른 모스-캐패시터와 로-캐패시터를 이용하여 정합한 반도체 소자 패키지에서의 임피던스 특성 그래프,
도 12는 종래 모스-캐패시터만을 이용하여 정합한 반도체 소자 패키지에서의 임피던스 특성 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 5는 본 발명의 실시예에 따른 반도체 소자 패키지의 입체 사시도를 도시한 것이다.
위 도 5에서 보여지는 바와 같이 본 발명의 반도체 소자 패키지는 입/출력 단자 리드선(600, 602)과 패기지 기판(604) 위에 놓여진 모스-캐패시터(MOS-Capacitor)인 제1 캐패시터(606), 제2 캐패시터(608), 그리고 로-캐패시터(Row-Capacitor)인 제3 캐패시터(610), 트랜지스터 다이(612)로 구성되며, 각각의 연결선(614, 616, 618, 620, 622)이 입/출력 단자 리드선(600, 602)과 제1 캐패시터(606), 제2 캐패시터(608), 제3 캐패시터(610), 트랜지스터 다이(612)를 연결하고 있다.
이때, 본 발명에서는 종래와는 달리 패키지 기판(604) 내 트랜지스터 다이(612)와 제2 캐패시터(608) 사이의 공간에 제2 캐패시터(608)와 병렬로 어레이(array)되는 추가의 제3 캐패시터(610)를 구현하고, 연결선(622)을 이용하여 트랜지스터 다이(612)와 제3 캐패시터(610)를 선택적으로 연결시킴으로써 혼변조 왜곡 성분을 제거하기 위한 외부 정합회로를 패키지 내부에 구현시킨다.
이에 따라, 본 발명에서는 외부 정합회로의 제3 캐패시터(610)를 제2 캐패시터(608)와 병렬로 어레이시키고, 추가적인 연결선(622)을 이용하여 제3 캐패시터(610)와 트랜지스터 다이(612) 간을 선택적으로 연결시킴으로써, 다양한 캐패시터 값을 동시에 사용 가능하도록 하여, 외부 정합에 용이한 높은 임피던스를 구현할 수 있도록 하였다.
도 6은 위 도 5에 도시된 본 발명의 실시예에 따른 반도체 소자 패키지의 정면도를 도시한 것이다.
위 도 6에서 보여지는 바와 같이, 본 발명의 반도체 소자 패키지 구조에서는 트랜지스터 다이(612)와 제1 캐패시터(606), 제2 캐패시터(608) 및 입/출력단자 리드선(600, 602)을 연결선(614, 616, 618, 620)을 이용하여 연결하되, 종래 트래지스터 소자 패키지의 구조에서와는 달리, 패키지 기판(604) 내 트랜지스터 다이(612)와 제2 캐패시터(608) 사이의 공간에 제3 캐패시터(610)를 구현하도록 한다.
즉, 본 발명의 패키지 구조에서는 도 6에서 보여지는 바와 같이, 제3 캐패시터(610)를 제2 캐패시터(608)와 병렬로 어레이시키고, 제3 캐패시터(610)와 트랜지스터 다이(612)를 연결하는 추가적인 연결선(622)을 포함하는 외부 정합 회로를 패키지 내부에 구현시킨 후, 제3 캐패시터(610)와 트랜지스터 다이(612) 간을 연결하는 연결선(622)을 기설정된 개수만큼 선택적으로 연결시킴으로써 다양한 캐패시터 값을 동시에 사용 가능하도록 하여, 외부 정합에 용이한 높은 임피던스를 구현할 수 있도록 한다.
도 7은 본 발명의 실시예에 따른 모스-캐패시터와 로-캐패시터가 정합되는 반도체 소자 패키지의 회로도를 도시한 것이고, 도 8은 도 7의 반도체 소자 패키지의 등가 회로도를 도시한 것이다.
위 도 8에서 보여지는 바와 같이 등가회로에서는 도 6과 도 7에 나타낸 연결선(614, 616, 618, 620, 622)을 각각에 해당하는 인덕터(L1, L2, L3, L4,
Figure 112013067530515-pat00001
) 등으로 나타낼 수 있다.
즉, 패키지 내에서 모스-캐패시터인 제1, 제2 캐패시터(606, 608)는 캐패시터 C1, C2로 대체되고, 로-캐패시터인 제3 캐패시터(610)는
Figure 112013067530515-pat00002
로 대체된다. 또한 연결선(614, 616, 618, 620, 622)은 인덕터 L1, L2, L3, L4,
Figure 112013067530515-pat00003
로 대체된다. 트랜지스터 다이(612)는 트랜지스터 소자 기호 및 TR 표시로서 대체된다.
이때, 제3 캐패시터(610)와 트랜지스터 다이(612)는 연결선(622)으로 연결하되, 도 7에서 보여지는 바와 같이 예를 들어 2개 캐패시터 정합이 이루어지도록 구현되는 경우, 제3 캐패시터(610)와 트랜지스터 다이(612) 간을 연결하는 연결선(622)에서의 추가 인덕터(
Figure 112013067530515-pat00004
)와 추가 캐패시터(
Figure 112013067530515-pat00005
)는 각각
Figure 112013067530515-pat00006
,
Figure 112013067530515-pat00007
,
Figure 112013067530515-pat00008
,
Figure 112013067530515-pat00009
로 대체될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 모스-캐패시터와 로-캐패시터가 정합되는 반도체 소자 패키지의 회로도를 도시한 것이고, 도 10은 도 9의 반도체 소자 패키지의 등가 회로도를 도시한 것이다.
위 도 10에서 보여지는 바와 같이 등가회로에서는 도 6과 도 9에 나타낸 연결선(614, 616, 618, 620, 622)을 각각에 해당하는 인덕터(L1, L2, L3, L4,
Figure 112013067530515-pat00010
) 등으로 나타낼 수 있다.
즉, 패키지 내에서 모스-캐패시터인 제1, 제2 캐패시터(606, 608)는 캐패시터 C1, C2로 대체되고, 로-캐패시터인 제3 캐패시터(610)는
Figure 112013067530515-pat00011
로 대체된다. 또한 연결선(614, 616, 618, 620, 622)은 인덕터 L1, L2, L3, L4,
Figure 112013067530515-pat00012
로 대체된다. 트랜지스터 다이(612)는 트랜지스터 소자 기호 및 TR 표시로서 대체된다.
이때, 제3 캐패시터(610)와 트랜지스터 다이(612)는 연결선(622)으로 연결하되, 도 9에서 보여지는 바와 같이 예를 들어 N 개 캐패시터 정합이 이루어지도록 구현되는 경우, 제3 캐패시터(610)와 트랜지스터 다이(612) 간을 연결하는 연결선(622)에서의 추가 인덕터(
Figure 112013067530515-pat00013
)와 추가 캐패시터(
Figure 112013067530515-pat00014
)는 각각
Figure 112013067530515-pat00015
,
Figure 112013067530515-pat00016
으로 대체될 수 있다.
이에 따라, 본 발명에서는 제한된 패키지의 면적에 추가적인 연결선과 로-캐패시터로 이루어지는 외부 정합 회로를 구현하여 다양한 캐패시터 값을 생성시킬 수 있도록 함으로써, 기존 내부 정합회로와 상생함과 동시에 외부 정합에 용이한 높은 임피던스를 구현할 수 있도록 한다. 이에 따라, 종래 모스-캐패시터 하나로 구성되는 기존의 패키지와 비교하여 혼변조 왜곡 발생을 줄일 수 있어 작은 면적의 패키지 공간에서도 높은 집적도를 가지면서 고효율, 고출력, 광대역 특성을 구현할 수 있게 된다.
또한, 모스-캐패시터 하나로 구성되는 기존의 패키지 내부에 혼변조 왜곡 성분의 제거를 위해 추가적인 회로가 사용됨에 따라 반도체 소자 패키지의 전체적인 크기 및 사용 소자의 수가 증가되는 문제점을 해결할 수 있게 된다. 또한, 혼변조 왜곡 성분의 제거를 위한 추가적인 회로를 통해 외부 정합에 용이한 높은 임피던스를 구현할 수 있어, 외부 정합에 용이한 임피던스를 구현함에 있어서의 어려움을 해결할 수 있으며, 외부 정합에 필요한 면적을 효과적으로 줄일 수 있다.
도 11은 본 발명의 실시예에 따른 모스-캐패시터와 로-캐패시터를 이용하여 정합한 반도체 소자 패키지에서의 임피던스 특성 그래프를 도시한 것이다.
위 도 11을 참조하면, 본 발명에서는 혼변조 왜곡 성분의 제거를 위해 패키지 내부에 구현한 외부 정합회로를 이용하여 외부 회로와의 임피던스 정합이 보다 용이하게 됨으로써, 트랜지스터 소자의 동작 주파수 공간(frequency space)에 따른 임피던스 특성이 주파수 대역에 관계 없이 일정하게 유지되는 것을 알 수 있다. 이에 따라 트랜지스터의 동작 주파수 대역을 넓힐 수 있어서 광대역 특성을 가지도록 하는 것이 가능하게 된다.
도 12는 종래 모스-트랜지스터만을 이용하여 정합한 반도체 소자 패키지에서의 임피던스 특성 그래프를 도시한 것이다.
위 도 12의 그래프를 참조하면, 종래 모스-캐패시터만을 이용한 임피던스 정합에서는 주파수 공간 중 낮은 주파수 대역에서 임피던스 특성이 변화하는 것을 알 수 있으며, 이에 따라 본 발명의 특성 그래프인 도 11에서와는 달리, 트랜지스터 소자의 동작 주파수 대역이 제한되어 광대역 특성이 이루어지지 않는 것을 알 수 있다. 즉, 본 발명에서는 패키지 내부에 모스-캐패시터와 로-캐패시터의 조합을 통하여 외부회로와의 임피던스 정합을 용이하게 함으로써, 도 12에서와 같은 종래 임피던스 특성을 개선하여 트랜지스터 소자에 대해 광대역 특성을 가지도록 할 수 있는 것이다.
상기한 바와 같이, 본 발명에 따르면, 패키지 실장된 고효율 고출력 트랜지스터에 있어서, 갈륨 나이트라이드 반도체로 구성된 트랜지스터 다이와 연결선 및 일정 간격 이격되어 병렬로 연결되는 2열의 모스-캐패시터와 로-캐패시터를 이용한 내부 정합 방법을 통하여 정합 임피던스를 증가시킴과 동시에 혼변조 왜곡 성분을 개선하여 광대역 특성을 증대시킬 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
600 : 입력단자 리드선 602 : 출력단자 리드선
604 : 패키지 기판 606 : 제1 캐패시터
608 : 제2 캐패시터 610 : 제3 캐패시터
612 : 트랜지스터 614, 616, 618, 620, 622 : 연결선

Claims (11)

  1. 반도체 소자 패키지로서,
    입/출력단자 리드선과,
    트랜지스터와,
    상기 트랜지스터의 양쪽에 일정 간격 이격되게 일렬로 배치되는 제1, 제2 캐패시터와,
    상기 트랜지스터와 상기 제2 캐패시터 사이에 배치되는 제3 캐패시터와,
    상기 제1, 제2 캐패시터와 상기 트랜지스터와 상기 입/출력단자 리드선을 각각 서로 연결시키되, 상기 트랜지스터와 상기 제3 캐패시터간은 기설정된 개수만큼 선택적으로 연결시키는 다수의 연결선을 포함하며,
    상기 트랜지스터와 제3 캐패시터간 연결되는 연결선 개수의 조정과 상기 제3 캐패시터의 조합을 통해 외부회로와의 정합을 위한 다수의 임피던스 값이 생성되는 것을 특징으로 하는 반도체 소자 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 트랜지스터는,
    상기 제1, 제2 캐패시터 사이에 일렬로 배치되는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제 1 항에 있어서,
    상기 제1, 제2 캐패시터는,
    모스(MOS)-캐패시터인 것을 특징으로 하는 반도체 소자 패키지.
  5. 제 1 항에 있어서,
    상기 제3 캐패시터는,
    로(ROW)-캐패시터인 것을 특징으로 하는 반도체 소자 패키지.
  6. 제 1 항에 있어서,
    상기 트랜지스터는,
    갈륨 나이트라이드 트랜지스터인 것을 특징으로 하는 반도체 소자 패키지.
  7. 반도체 소자 패키지 방법으로서,
    패키지 내부 기판내 트랜지스터를 일렬로 배치시키는 단계와,
    상기 트랜지스터의 양쪽에 일정 간격 이격되게 제1, 제2 캐패시터를 일렬로 배치시키는 단계와,
    상기 제1, 제2 캐패시터의 양측에 상기 트랜지스터의 입/출력 정보를 위한 입/출력단자 리드선을 배치시키는 단계와,
    상기 트랜지스터와 상기 제2 캐패시터 사이에 상기 트랜지스터와 일정 간격 이격되게 제3 캐패시터를 배치시키는 단계와,
    다수의 연결선을 이용하여 상기 제1, 제2 캐패시터와 상기 트랜지스터와 상기 입/출력단자 리드선을 각각 서로 연결시키되, 상기 트랜지스터와 상기 제3 캐패시터간은 기설정된 개수만큼 선택적으로 연결시키는 단계를 포함하며,
    상기 연결시키는 단계에서,
    상기 트랜지스터와 제3 캐패시터간 연결되는 연결선의 개수는, 상기 제3 캐패시터의 조합을 통한 외부회로와의 임피던스 정합을 고려하여 결정되는 것을 특징으로 하는 반도체 소자 패키지 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제1, 제2 캐패시터는,
    모스(MOS)-캐패시터인 것을 특징으로 하는 반도체 소자 패키지 방법.
  10. 제 7 항에 있어서,
    상기 제3 캐패시터는,
    로(ROW)-캐패시터인 것을 특징으로 하는 반도체 소자 패키지 방법.
  11. 제 7 항에 있어서,
    상기 트랜지스터는,
    갈륨 나이트라이드 트랜지스터인 것을 특징으로 하는 반도체 소자 패키지 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2005110119A (ja) * 2003-10-01 2005-04-21 Mitsubishi Electric Corp 高周波トランジスタ装置
JP2012235223A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005110119A (ja) * 2003-10-01 2005-04-21 Mitsubishi Electric Corp 高周波トランジスタ装置
JP2012235223A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置

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