JP2012173844A - データ解析装置、統合プログラム生成装置、および、データ解析システム - Google Patents
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Abstract
【解決手段】データ解析装置は、接続されたセンサから受けたアナログデータを出力するとともに接続されたセンサの個数および種類を識別するセンサ接続部と、センサ接続部から出力されたアナログデータをデジタルデータに変換するAD変換部と、AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部と、シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、セレクタ部により選択されたデータを処理する演算部と、センサ接続部により識別されたセンサの個数および種類に応じて、AD変換部、シリアル・パラレル変換部、セレクタ部および演算部のうちの少なくともいずれかを制御する制御部と、を有する。
【選択図】図1
Description
接続されたセンサから受けたアナログデータを出力するとともに、接続されたセンサの個数および種類を識別するセンサ接続部と、
前記センサ接続部から出力されたアナログデータをデジタルデータに変換するAD変換部と、
前記AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部と、
前記シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、
前記セレクタ部により選択されたデータを処理する演算部と、
前記センサ接続部により識別されたセンサの個数および種類に応じて、前記AD変換部、前記シリアル・パラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御する制御部と、を備えている。
センサの個数および種類を入力とするセンサ接続状態入力部と、
センサから出力されたアナログデータをデジタルデータに変換するAD変換部、該AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部、該シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部、および、該セレクタ部により選択されたデータを処理する演算部を有するデータ解析装置の仕様を入力とするデータ解析装置仕様入力部と、
前記センサから出力されたデータの処理内容を表す第1のプログラムを入力とするプログラム入力部と、
入力したセンサの個数および種類ならびに前記データ解析装置の仕様に応じて、前記第1のプログラムに基づいて、前記演算部で動作する第2のプログラムを生成する統合プログラム生成部と、を備えている。
第1の実施形態に係るデータ解析装置について、図面を参照して説明する。図1は、本実施形態のデータ解析装置の構成を一例として示すブロック図である。図1を参照すると、データ解析装置10は、センサ接続部11、センサ接続状態入力部13、制御部15、AD変換部16、シリアル・パラレル変換部20、セレクタ部23、演算部26、外部I/F(interface、インタフェース)部31、統合プログラム記憶部32、および、統合プログラム入力部33を備えている。
第2の実施形態に係る統合プログラム生成装置について、図面を参照して説明する。図2は、本実施形態の統合プログラム生成装置50の構成を一例として示すブロック図である。図2を参照すると、統合プログラム生成装置50は、センサ接続状態入力部51、データ解析装置仕様入力部52、プログラム入力部53、統合プログラム生成部55、および、統合プログラム出力部56を備えている。
第3の実施形態に係るデータ解析システムについて、図面を参照して説明する。図3は、本実施形態のデータ解析システム60の構成を一例として示すブロック図である。図3を参照すると、データ解析システム60は、データ解析装置10および統合プログラム生成装置50を備えている。
第4の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置は、専用HW(hardware、ハードウェア)によって実現しうる。
第5の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態では、データ解析装置を専用ハードウェア(HW)を用いて実現する。
第6の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態では、データ解析装置の演算部および制御部16を汎用のハードウェア(HW)を用いて構成する。
第7の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置によると、センサ接続数を拡張することができる。
第8の実施形態に係るデータ解析装置について、図面を参照して説明する。本実施形態のデータ解析装置によると、演算ブロック数を拡張することができる。
第9の実施形態に係る統合プログラム生成装置について、図面を参照して説明する。本実施形態の統合プログラム生成装置は、汎用ハードウェア(HW)を用いて実現しうる。
第10の実施形態に係るデータ解析システムについて説明する。本実施形態のデータ解析システムは、第4ないし第8の実施形態に係るデータ解析装置と、第9の実施形態に係る統合プログラム生成装置とを組み合わせることによって実現される。
第11の実施形態に係るデータ解析装置について説明する。図1を参照すると本実施形態では、センサ90−1〜90−nの制御を演算部26から行う。具体的には、一定期間に亘ってセンサ90−i(i=1〜n)から出力されたデータに変化がない場合には、センサ90−iをスリープモードに移行させ、一定時間後にスリープモードから復帰させる。また、データ解析に必要なサンプリングレートを動的に計算して設定(適応制御)するようにしてもよい。
11 センサ接続部
12−1〜12−n 接続コネクタ
13 センサ接続状態入力部
15 制御部
16、16a、16b AD変換部
17−1、…、17−n アンプ
17a−1、…、17a−n アンプ
17−1b、…、17b−n アンプ
18−1、…、18−n A/D変換回路
18a−1、…、18a−n A/D変換回路
18b−1、…、18b−n A/D変換回路
20、20a、20b シリアル・パラレル変換部
21−11〜21−m1、…、21−1n〜21−mn シフトレジスタ
21−11、…、21−mn シフトレジスタの各段
21a−11〜21a−m1、…、21a−1n〜21a−mn シフトレジスタ
21a−11、…、21a−mn シフトレジスタの各段
21b−11〜21b−m1、…、21b−1n〜21b−mn シフトレジスタ
21b−11、…、21b−mn シフトレジスタの各段
22−1、…、22−n クロック分周器
22a−1、…、22a−n クロック分周器
22b−1、…、22b−n クロック分周器
23、23a、23b セレクタ部
25−1、…、25−m セレクタ
25a−1、…、25a−m セレクタ
25b−1、…、25b−m セレクタ
26、26a、26b 演算部
27−1、…、27−m 演算器
28−1、…、28−m 遷移制御部
30−1、…、30−m クロック分周器
31 外部I/F部
32 統合プログラム記憶部
33 統合プログラム入力部
35−1、…、35−m 演算ブロック
35a−1、…、35a−m 演算ブロック
35b−1、…、35b−m 演算ブロック
36 セレクタ制御回路
37 クロック分周器
38−1、…、38−m FIFO部
40−1、…、40−m バッファ
41−1、…、41−(m+1) バスI/F部
42 CPU
43 バスI/F部
45 記憶装置
50 統合プログラム生成装置
51 センサ接続状態入力部
52 データ解析装置仕様入力部
53 プログラム入力部
55 統合プログラム生成部
56 統合プログラム出力部
60 データ解析システム
70 処理装置
71 CPU
72 主記憶装置
73 記憶媒体
75 データ蓄積装置
76、77、78 メモリ制御インタフェース部
80、81 I/Oインタフェース部
82 バス
83 入力装置
85 出力装置
90−1〜90−n センサ
Claims (16)
- 接続されたセンサから受けたアナログデータを出力するとともに、接続されたセンサの個数および種類を識別するセンサ接続部と、
前記センサ接続部から出力されたアナログデータをデジタルデータに変換するAD変換部と、
前記AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部と、
前記シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部と、
前記セレクタ部により選択されたデータを処理する演算部と、
前記センサ接続部により識別されたセンサの個数および種類に応じて、前記AD変換部、前記シリアル・パラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御する制御部と、を備えていることを特徴とするデータ解析装置。 - 前記制御部は、前記AD変換部のサンプリングレートを制御することを特徴とする、請求項1に記載のデータ解析装置。
- 前記制御部は、前記シリアル・パラレル変換部のデータ並列度を制御することを特徴とする、請求項1または2に記載のデータ解析装置。
- 前記制御部は、前記セレクタ部によるデータのセレクトパターンを制御することを特徴とする、請求項1ないし3のいずれか1項に記載のデータ解析装置。
- 前記制御部は、前記演算部により実行されるプログラムの動作を制御することを特徴とする、請求項1ないし4のいずれか1項に記載のデータ解析装置。
- 前記制御部は、前記演算部の動作周波数を制御することを特徴とする、請求項1ないし5のいずれか1項に記載のデータ解析装置。
- 前記シリアル・パラレル変換部は、センサの最大接続数に相当する個数のシフトレジスタを備え、
前記セレクタ部は、前記複数のシフトレジスタの段数に相当する個数のセレクタを備え、
前記複数のセレクタは、それぞれ、前記複数のシフトレジスタの各段から出力されたデータを受けることを特徴とする、請求項1ないし6のいずれか1項に記載のデータ解析装置。 - 前記制御部は、前記複数のセレクタが前記複数のセンサのうちのいずれのセンサからのデータを選択するかを制御することを特徴とする、請求項7に記載のデータ解析装置。
- 前記演算部は、再構成可能論理回路であり、
前記制御部は、前記再構成可能論理回路の論理構成を制御することを特徴とする、請求項1ないし8のいずれか1項に記載のデータ解析装置。 - 前記セレクタ部からデータを受けるとともに前記演算部に出力するFIFO部を備えていることを特徴とする、請求項1ないし9のいずれか1項に記載のデータ解析装置。
- 前記セレクタ部からデータを受けるとともに、内部バスを介して前記演算部に出力するバッファ部を備えていることを特徴とする、請求項1ないし8のいずれか1項に記載のデータ解析装置。
- センサの個数および種類を入力とするセンサ接続状態入力部と、
センサから出力されたアナログデータをデジタルデータに変換するAD変換部、該AD変換部から出力されたデジタルデータをシリアルデータからパラレルデータに変換するシリアル・パラレル変換部、該シリアル・パラレル変換部から出力されたパラレルデータの中からデータを選択するセレクタ部、および、該セレクタ部により選択されたデータを処理する演算部を有するデータ解析装置の仕様を入力とするデータ解析装置仕様入力部と、
前記センサから出力されたデータの処理内容を表す第1のプログラムを入力とするプログラム入力部と、
入力したセンサの個数および種類ならびに前記データ解析装置の仕様に応じて、前記第1のプログラムに基づいて、前記演算部で動作する第2のプログラムを生成する統合プログラム生成部と、を備えていることを特徴とする統合プログラム生成装置。 - 前記統合プログラム生成部は、前記第1のプログラムの処理内容および前記演算部の処理能力に応じて、前記AD変換部のサンプリングレート、前記シリアル・パラレル変換部のデータ並列度、前記セレクタ部によるデータセレクトパターン、および、前記演算部の動作周波数のうちの少なくともいずれかを決定し、決定したサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、前記第2のプログラムを生成することを特徴とする、請求項12に記載の統合プログラム生成装置。
- 請求項1ないし11のいずれか1項に記載のデータ解析装置と、
請求項12または13に記載の統合プログラム生成装置と、を備えていることを特徴とするデータ解析システム。 - 前記演算部は、前記統合プログラム生成装置により生成された前記第2のプログラムを実行することを特徴とする、請求項14に記載のデータ解析システム。
- 前記制御部は、前記統合プログラム生成部により決定されたサンプリングレート、データ並列度、データセレクトパターンまたは動作周波数に基づいて、前記AD変換部、前記シリアル・パラレル変換部、前記セレクタ部および前記演算部のうちの少なくともいずれかを制御することを特徴とする、請求項14または15に記載のデータ解析システム。
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