JP6367147B2

JP6367147B2 - 並列データ処理方法、及びその方法を利用した並列データ処理回路、その並列データ処理回路を組み込んだオーディオミキサー

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Publication number: JP6367147B2
Application number: JP2015105937A
Authority: JP
Inventors: 育男北條
Original assignee: 株式会社Ａｔｌ−Ｓｄ
Priority date: 2015-05-26
Filing date: 2015-05-26
Publication date: 2018-08-01
Anticipated expiration: 2035-05-26
Also published as: JP2016218930A

Description

本発明は、デジタル信号処理方法に関し、例えば、多数の入力信号（チャンネル信号）が処理及び合成され、様々な出力が生成されるオーディオミキサーに適用することができる。より具体的には、ＦＰＧＡ（Field Programmable Gate Array）を用いた並列データ処理方法、及びその方法を利用した並列データ処理回路、そして、その並列データ処理回路を組み込んだオーディオミキサーに関する。

オーディオミキサーはライブコンサートや劇場における音楽の録音、音響の増幅及び拡声装置の編集などの用途において用いられるが、従来、オーディオミキサーにおけるデジタル信号処理は、専用のデジタル信号処理装置、例えばＤＳＰ（Digital Signal Processor）を用いて行われるのが一般的である。ＤＳＰで行われるデジタル信号の処理とは積和演算の実行であり、ＤＳＰが得意とするデジタル信号処理は、複数の入力デジタル信号の乗算、加算である。

ＤＳＰはデジタル信号処理に特化した専用プロセッサーであり、命令シーケンスを超高速で処理することができる。このためＤＳＰは、オーディオミキサーに汎用的に用いられており、４８KHｚ〜１９２KHzのサンプリングレートにおいて、２０KHｚまでの音声信号を処理することができ、ＤＳＰを用いたオーディオミキサーが考案されている（特許文献１）。

オーディオミキサーには、多数のマイク信号が入力され、それぞれの音声信号は加工、合成（ミックス）され、様々な音声信号として出力される。このような多数の入力信号が並列に入力されてくる場合の信号処理においては、いかに効率的に並列処理を行うかが最重要課題となる。

しかし、ＤＳＰは多種多様なタスクの実行を可能とする自由度があるものの、単一のタスクを何度も実行することは、必ずしも得意でなく効率的ではない。またオーディオミキサーにおいては、少数のタスクを何度も繰り返し実行する必要があることから、ＤＳＰを用いてオーディオミキサーの音声信号処理を行うには、オーディオミキサーの入力数に応じた多数のＤＳＰのアレイが必要となる。

そのような多数のＤＳＰ構成は、複雑で相対的な多数の相互接続とを含むので、オーディオミキサーのコストが高くなる。また、大きなエネルギーの消費量となり、大量の熱を生成することになる。また、複雑な相互接続はそのシステムの信頼性の確保に多大な労力を必要とする。

一方において、ＦＰＧＡは使用者がプログラムを組むことで、使用者が自由にその要件に合うように論理回路を形成することができる集積回路であることから、ＦＰＧＡで作りだされる論理回路は、使用者によってカスタム化することができる。

このため、多数の入力信号（チャンネル信号）の処理や合成を行う論理回路を、ＦＰＧＡに形成することができ、ＦＰＧＡを用いたオーディオミキサーが考案されている（特許文献２）。

図１０に従来のＦＰＧＡを用いたデジタル信号処理のブロック図の一例を示す。図１０において、並列に入力する複数の入力信号（入力データ）は複数のレジスター（Register）に一旦蓄積される。マルチプレクサ-（Multiplexer）は、各レジスターからの入力データを選択・統合し、論理回路（Signal Logic）、例えばオーディオミキサーの場合、バイクワッド・フィルター（Biquad Filter）に送る。論理回路は所定の処理を実行し出力側のレジスター（Register）にデータを出力する。このようなデジタル信号処理は、クロックタイミングに応じて適切にデータを受け渡す必要があり、その全体制御を行うのがコントロールロジック（Control Logic）である。

こうした論理回路をＦＰＧＡに形成し音声信号処理を行う場合、入力信号（チャンネル信号）数が増大し、かつクロックが高速になると適切にデータを受け渡すための回路構成が急激に複雑化する。また、各データ処理回路をすべて制御するコントロールロジックの処理タイミングが極めて複雑化し、その設計、検証に多大な労力が必要となる。このため、ＦＰＧＡを多数の入力のあるオーディオミキサーに適用することは極めて困難であった。

特開２０１０−２７８９５１特開２００８−１５８６９

そこで、本発明の課題は、多数の入力信号（多チャンネルの入力データ）を効率的に並行処理可能な並列データ処理方法を提供することにある。またその方法を利用した並列処理回路、並びにその並列処理回路を組み込んだオーディオミキサーを提供することにある。

請求項１に記載の発明は、複数のチャンネルからのデータを複数のデータ処理系統で並列的に処理する並列データ処理方法であって、前記データ処理系統をそれぞれ小論理回路であるアクターを組み合わせて形成し、
前記データにルーティング先のアドレスを付与してメッセージとし、
前記アクターのそれぞれに前記メッセージを逐次蓄積するメッセージキューと、前記メッセージをルーティングするルータとを設け、
前記アクターは、前記メッセージキューから、逐次、前記メッセージを読出し処理を実行し、前記アドレスを次のルーティング先のアドレスに書き換え、
前記ルータは、前記メッセージを前記アドレスに基づいて次の処理を行うアクターにルーティングし、複数のチャンネルからのデータを並列的に処理することを特徴とする並列データの処理方法である。

従来技術においては多数のチャネルからのデータを並列的に処理するには、コントロールロジック回路を設け、それにより全てのアクターの処理動作を制御する必要があった。しかし本発明によれば、各アクターにＦＩＦＯ（First IN First Out）メモリであるメッセージキューとルータとが設けられている。各アクターはメッセージキューに入力するメッセージを逐次処理し、その処理が完了したら、そのメッセージのアドレスをルーティング先のアドレスに書き換え、そのメッセージを次の処理を行うアクターにルーティングする。このように本発明によれば、各データ処理系統を構成する各アクターが自律的にデータを処理する。このため、従来のようなコントロールロジック回路を必要とせずに、多チャンネルのデータを並列的に処理することができる。

請求項２に記載の発明は、請求項１に記載の並列データの処理方法であって、前記複数のチャンネルからのデータは、音声信号であることを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載の並列データの処理方法であって、処理系統を形成する前記アクターのうち少なくとも一つは、バイクワッドフィルターを含むことを特徴とする。

請求項４に記載の発明は、請求項１から３のいずれかに記載の並列データの処理方法であって、処理系統は、ＦＰＧＡで形成されていることを特徴とする。

請求項５に記載の発明は、請求項１から４のいずれかに記載の並列データの処理方法であって、前記データ処理系統を形成する前記アクターとして、少なくとも、デコーダを含む前記アクターと、パラメトリックエコライザーを含む前記アクターと、ソフトボリュームを含む前記アクターと、エンコーダを含む前記アクターが存在することを特徴とする。

請求項６に記載の発明は、複数のチャンネルからのデータを複数のデータ処理系統で並列的に処理する並列データの処理回路であって、前記データ処理系統は小論理回路であるアクターの組み合わせからなり、前記アクターは、前記データにアドレスが付与されたメッセージを逐次蓄積するメッセージキューと、前記アドレスを参照し、処理後の前記メッセージをルーティングするルータとを備えたことを特徴とする並列データの処理回路である。

請求項７に記載の発明は、請求項６に記載の並列データの処理回路であって、前記複数のチャンネルからのデータは、音声信号であることを特徴とする。

請求項８に記載の発明は、請求項６又は７に記載の並列データの処理回路であって、前記データ処理系統を形成する前記アクターのうち少なくとも一つは、バイクワッドフィルターを含むことを特徴とする。

請求項９に記載の発明は、請求項６から８のいずれかに記載の並列データの処理回路であって、前記データ処理系統は、ＦＰＧＡで形成されていることを特徴とする。

請求項１０に記載の発明は、請求項６から９のいずれかに記載の並列データの処理回路であって、前記データ処理系統を形成する前記アクターとして、少なくとも、デコーダを含む前記アクターと、パラメトリックエコライザーを含む前記アクターと、ソフトボリュームを含む前記アクターと、エンコーダを含む前記アクターが存在することを特徴とする。

請求項１１に記載の発明は、請求項６から１０のいずれかに記載の並列データの処理回路を備えたオーディオミキサーである。

上述したように本発明によれば、多数の入力信号（多チャンネルの入力データ）を効率的に並行処理可能な並列データ処理方法を提供することができる。またその方法を利用した並列処理回路、並びにその並列処理回路を組み込んだオーディオミキサーを提供することができる。

ＦＰＧＡを用いたオーディオミキサー１のブロックを示した図である。図１に示したＦＰＧＡ１１に形成される並列データ処理回路のデータ処理系統を示すブロック図である。並列データ処理回路１１−１内で実行されるデータの処理経路を示した図である。本発明の一実施の形態である並列データ処理回路の構成を示した図である。アクターに入力するメッセージのデータ構造を示した図である。アクターの構成と、各アクター間のメッセージのルーティングを示した図である。一実施例であるオーディオミキサー２のブロック図である本発明の一実施例であるオーディオミキサー２における入力データの処理経路を示した図である。各アクターが書き換えるアドレス（経路情報）を示した図である。従来技術で多数の入力信号を並列的に処理するためのデータ処理回路のブロック図である。

以下、本発明の一実施の形態について図面を参照して説明する。ＦＰＧＡ（Field Programmable Gate Array）は、複数の論理回路を含み、各論理回路間はプログラムにより相互接続することができる。このため単純な論理回路から、ミキサーで使われるバイクワッドフィルター（Biquad Filter）、ソフトボリューム（Soft Volume）、ディレイ(Delay)等の論理回路をプログラマブルに構成することができる。そこで本実施の形態ではオーディオミキサーに適用可能なＦＰＧＡを用いた並列データ処理回路について説明する。なお、本実施の形態においてはＦＰＧＡを用いた並列データ処理方法、並列データ処理回路について記載しているが、本発明はＦＰＧＡに限定されるものではなく、例えばＡＳＩＣ（Application Specific Integrated Circuit）などの集積回路にも適用できる。

本発明の一実施の形態について、以下、図面を参照にして説明するが、実施の形態の説明にあたり、オーディオミキサーにおけるデジタル信号処理（データ処理）の流れについて最初に説明する。図１にＦＰＧＡを用いたオーディオミキサー１のブロックを示す。ミキサー１は、アナログ音声信号（Lch、Rch）を標本化してデジタル信号に変換するＡＤ１０（Analog Digital Converter１０）と、ＡＤ１０からの出力信号であるＩ２Ｓ（Inter-IC Sound)信号を並列処理するＦＰＧＡ１１（Field Programmable Gate Allay１１）、ボリューム１３（Volume１３）の命令によりＵＡＲＴ（Universal Asynchronous Receiver Transmitter）信号を生成し、ＦＰＧＡ１１に命令を出力するＭＰＵ１４（Micro Processor Unit１４）、そしてＦＰＧＡ１１からのＩ２Ｓ信号をアナログ音声信号に変換し出力するＤＡ１２（Digital Analog Converter１２）とから構成されている。

ボリューム１３からの制御信号等は、ＭＰＵ１４を介してデジタル信号処理のパラメータとしてＦＰＧＡ１１に送られる。ＦＰＧＡ１１はＭＰＵ１４からの音声信号処理パラメータとして入力信号（制御データ）を処理する。

図２は２系統の並列データ処理回路をＦＰＧＡ１１に形成したときのブロック図である。図２においては説明を簡略化するため、並列データ処理回路１１−１は４チャンネル（Ch.1〜Ch.4）の入力を２系統４バンド（HI,HI・MID,LOW・MID,LOW）のＰＥＱ（Parametric Equalizer）と、一つのソフトボリューム３０（Soft Volume３０）により形成している。図２において、ＰＥＱはＰＥＱ２０とＰＥＱ２１の２系統構成であり、４チャンネルの入力信号を２系統のＰＥＱで並列処理する。第１系統であるＰＥＱ２０はＨＩ・ＰＥＱ２０−１、ＨＩＭＩＤ・ＰＥＱ２０−２、ＬＯＷＭＩＤ・ＰＥＱ２０−２、ＬＯＷ・ＰＥＱ２０−４で構成されている。

第２系統のＰＥＱ２１は、ＨＩ・ＰＥＱ２１−１，ＨＩＭＩＤ・ＰＥＱ２１−２、ＬＯＷＭＩＤ・ＰＥＱ２１−２、ＬＯＷ・ＰＥＱ２１−４で構成されている。なお、ソフトボリューム３０はＰＥＱ２０とＰＥＱ２１とで共有している。

ここで、ＡＤ変換されたデータは、例えばクロック周波数が９６KHｚのオーディオミキサーであれば、１／９６０００秒以内に４チャンネルの入力信号を並列データ処理回路１１−１内で処理し出力信号として生成しなければならない。そのためには、図３に示すような並列処理を実行することになる。

図３において横軸は時間であり、縦軸は時間軸に応じたデータ処理の内容を示している。ＡＤ１０からのＣｈ１の出力信号Ｉ２Ｓは、ＦＰＧＡ１１内に形成されたＩ２Ｓデコーダ１（I2S Decoder1）によりデコードされた後、第１系統のＰＱＥ２０であるバイクワッドフィルター２０（Biquard IIS Filter 1）に送られる。バイクワッドフィルター２０において、Ｃｈ１のデジタル信号はＨＩ・ＰＥＱ２０−１，ＨＩＭＩＤ・ＰＥＱ２０−２，ＬＯＷＭＩＤ・ＰＥＱ２０−２，ＬＯＷ・ＰＥＱ２０−４の順で処理された後、ソフトボリューム３０で音量調節され、ＦＰＧＡ１１に形成されているＩ２Ｓエンコーダ１（I2S Encorder1）に送られる。

次にＣｈ２のＩ２Ｓ信号は、Ｃｈ１のデジタル信号が処理された後、Ｉ２Ｓデコーダ１でデコードされ、第２系統であるＰＥＱ２１のバイクワッドフィルター２１（Biquard IIS Filter 2）に送られる。バイクワッドフィルター２１において、Ｃｈ２のデジタル信号は、ＨＩ・ＰＥＱ２１−１，ＨＩＭＩＤ・ＰＥＱ２１−２，ＬＯＷＭＩＤ・ＰＥＱ２１−２，ＬＯＷ・ＰＥＱ２１−４と処理された後、ソフトボリューム３０に送られ、Ｃｈ１のデジタル信号が処理された後、ソフトボリューム３０で処理される。そしてＣｈ１のデジタル信号がＩ２Ｓエンコーダ１（I2S Encorder1）で処理された後、Ｉ２Ｓエンコーダ１でエンコードされ出力される。

次にＣｈ３のＩ２Ｓ信号は、Ｉ２Ｓデコーダ２（I2S Encorder2）により処理された後、Ｃｈ１のデジタル信号がバイクワッドフィルター２０で処理された後、バイクワッドフィルター２０により処理される。そして、バイクワッドフィルター２０での処理が終わると、Ｃｈ１とＣｈ２のデジタル信号がソフトボリューム３０で処理された後にソフトボリューム３０で処理され、Ｉ２Ｓ２エンコーダ２に送られエンコードされ出力される。

次にＣｈ４のＩ２Ｓ信号は、Ｃｈ３のデジタル信号がＩ２Ｓデコーダ２でデコードされた後、Ｃｈ２のデジタル信号がバイクワッドフィルター２１で処理されるのを待って、バイクワッドフィルター２１で処理される。そして、Ｃh３のデジタル信号の処理が完了した後、ソフトボリューム３０で処理され、その後Ｃｈ３がＩ２Ｓエンコーダ２で処理された後、Ｉ２Ｓエンコーダ２でエンコードされ出力される。

以上説明したように、４チャンネルの信号を２系統のＰＥＱにより、所定の時間内で処理するには、デコーダ、バイクワッドフィルター、ソフトボリューム、エンコーダにおいてデジタル信号を処理するタイミングや、動作するパラメータを詳細に決定する必要がある。これが３２チャンネル、６４チャンネルと増えるに従い、論理回路やバイクワットフィルターの系統数が増加する。

そうした多数の入力信号を図８に示すような従来技術で実行するには、全てのデジタル信号（データ）を並列処理できるように処理タイミングに沿って個別のデジタル信号処理の入出力を適切に制御する必要がある。そのためには、巨大なコントロールロジック（Control Logic）の構成が必要となる。例えば、デジタル信号の処理タイミングとして、Ｉ２Ｓデコードは、Ｃｈ１のデータをロードし、それが終了したらＣｈ２のデータをラッチして、その間にバイククワッドフィルターはＣｈ３のデータをラッチしてデータ処理を行う等である。

こうした複雑なシーケンスを６４チャンネルについてつくらなければならず、かつ、それらの全ての処理を、例えば１／９６０００秒内にキチンと完了できるようにしなければならない。これは極めて複雑な作業であり、多大な時間や労力が必要となる。また、それを検証する上でも多大な時間と労力が必要であり、その信頼性の確保は極めて難しい。このため１９２ＫＨｚのオーディオミキサーは現在のところ存在しない。

これに対して本発明によれば、並列データ処理回路を制御するコントロールロジック回路や複雑なタイムシェアリング、そして処理シーケンスが不要である。このため、従来に比較し短時間、小労力で並列的にデータ処理可能な並列データ処理回路をつくることができる。以下、本発明の一実施の形態について説明する。

本発明の特徴とするところは、例えばＦＰＧＡを用いた並列データ処理回路において、それを構成する小論理回路（以下、アクター（Actor）と称する）に入力するメッセージ（デジタル信号）を蓄積するメッセージキュー（Message Queue）と、そのアクターにおいてデータ処理が完了した後、その処理データをルーティングするルータ（Router）を設けたところにある。またメッセージにルーティング先のアドレス（Address）をつけたところにある。

図４は、本発明の一実施の形態である並列データ処理回路１１−２の構成を示した図である。本発明の特徴とするところは、個々の小論理回路である信号処理モジュール（アクター）、Ｉ２Ｓデコーダ１０−１（I2S Decoder10-1）、バイクワッドフィルター２０（Biquad Filter20）、ソフトボリューム３０（Soft Volume30）、Ｉ２Ｓエンコーダ１２−１（I2S Encoder12-1）の間に、図５に示すメッセージを蓄積するメッセージキュー（バッファ）を設け、到着したメッセージを順次処理する形で、時間軸上の処理シーケンスが自動的に定まるようしているところにある。

図５は、アクターに入力するメッセージのデータ構造を示した図である。図５に示すようにメッセージ５０には、処理後のメッセージをルーティングする先のアドレスと、データとしての音声信号とが含まれている。アドレスは例えば６４チャンネルの入力であれば６ビットに経路情報用の幾つかのビットを追加したものとなり、音声データは標本化により決まるビット数となる。

アクターはメッセージ５０を処理すると、メッセージのアドレス５１を参照し、ルータはアドレス５１により次に処理を行うアクターに、処理後のメッセージを適切にルーティングする。このように各系統において、並行動作する各アクターが自律的にメッセージを処理する事で、求められたタイミング内、例えばバイクワッドフィルター２０においては1/192000秒以内で必要な計算処理を行えるような設計を可能としている。

全体の処理に要する時間（全体処理時間）は、全てのアクターのデータ（デジタル信号）処理に必要なクロック周波数と、全ての信号経路に存在するメッセージキューおよびルータでの処理時間の総計となる。信号経路によって必要な総クロック周波数が異なるため、必要なクロック周波数が最も大きい信号経路がボトルネックとなり、その経路が全体の処理時間(必要クロック周波数)となる。

図６は、アクターの構成と、各アクター間のメッセージのルーティングを示した図である。図６において、アクターであるＡＤ１０に到着したメッセージ５０は、逐次メッセージキューに蓄積され、論理回路（Signal Logic）でＩ２Ｓデコードされた後、メッセージのアドレスに従いルータにより適切にルーティングされる。例えば、メッセージ５０のアドレスがＰＥＱ２０であれば、ＨＩ・ＰＥＤ２０−１にルーティングされる。アクターであるＰＥＱ２０は、アドレスに従い、４回の処理を実行した後、次のルーティング先をアドレスに書き込み、ルータはそのアドレスに従って処理後のメッセージをルーティングする。

ＡＤ１０において、メッセージ５０のアドレスがＰＥＱ２１であれば、ＨＩ・ＰＥＱ２１−１にルーティングされる。アクターであるＰＥＱ２１は、アドレスに従い、４回の処理を実行した後、次のルーティング先をアドレスに書き込み、ルータはそのアドレスに従って処理後のメッセージをルーティングする。

このように本方式ではアクター間で受け渡されるメッセージに、ルーティング先のアドレスを付加し、均一に扱えるようにした。また、処理タイミングを調整出来るように、各アクターにメッセージキューとルータとを設けた。これにより、従来技術においては必要であった並列処理タイミングに沿って個別のデジタル信号処理の入出力を適切に制御する巨大なコントロールロジック（Control Logic）の構成が不必要となり、全体の構造を単純化することができる。

図７は、本発明をオーディオミキサー２に適用した場合のブロック図である。このオーディオミキサー２は、入力系統としてモノラル入力が１２Ｃｈ、ステレオ入力が２Ｃｈ×２系統の合計１６Ｃｈの構成である。なお、実際にはStereo out(L,R)/Monitor out(L,R)/Group out(1-4)/AUX out(1-8)に対応するBUS INが付くので、左側の入力(ADCまわり)が倍の３２Ｃｈ分必要となるが図が煩雑になるので、図７においては省略してある。

図７において入力系にはＡＤ１０（ＡＤＣ０１〜ＡＤＣ０８）後のデジタル信号に対して、ＦＰＧＡ１１には４バンド（ＨＩ・ＰＥＱ，ＨＩ・ＭＩＤ・ＰＥＱ，ＬＯＷ・ＭＩＤ，ＬＯＷ）のＰＥＱが８系統（１系統で２Ｃｈを処理）とゲート(GATE)、コンプレッサ(COMP)、ディレイ（DELAY）が実装されている。ＭＰＵ１４は制御信号（Control signal）をＵＡＲＴに変換しＦＰＧＡ１１に送る。

ＦＰＧＡ１１において、これらの処理が終了した後、ＤＡ１２（ＤＡＣ０１〜ＤＡＣ０８）でデジタル・アナログ変換され、音量調整用のフェーダ（制御信号としてUART経由でFPGAに伝達される）やパン等もFPGA内にアクターとして形成することが好ましい。これらの処理が終了した後、ＤＡ１２（ＤＡＣ０１〜ＤＡＣ０８）でデジタル・アナログ変換され、ステレオアウト（Stereo out L, Stereo out R ）に送られる。

図８はオーディオミキサー２における入力データ（Ｃｈ１からＣｈ４）が２系統のデータ処理回路により処理される場合の流れを示した図である。Ｃｈ５からＣｈ８、Ｃｈ９から１２、Ｃｈ１３からＣｈ１６についても、それぞれ２系統のデータ処理回路により同様に処理される。

図９は、入力データ（Ｃｈ１からＣｈ４）を２系統のデータ処理回路で処理する際の各アクター（I2S Decoder,Biquad Filter,Soft Volume,I2S Encoder）が書き換えるアドレス（経路情報）を示した図である。

図８において、丸数字はアクター間の経路を識別するための経路番号を示す。I2S Decoder01は、Ｃｈ１のＬ信号、Ｃｈ２のＲ信号を受信しＡＤ変換後、Ｃｈ１のメッセージのアドレスにルーティング先としてBiquad Filter01を書き込む。また、Ｃｈ２のメッセージのアドレスにルーティング先としてBiquad Filter01を書き込む。I2S Decoder01は、Ｃｈ１のＬ信号、Ｃｈ２のＲ信号を受信しＡＤ変換後、Ｃｈ１のメッセージのアドレスにルーティング先として経路番号１を書き込む。また、Ｃｈ２のメッセージのアドレスにルーティング先として経路番号２を書き込む。I2S Decoder01のルータは、それらのアドレスに従い、メッセージをBiquad Filter01にルーティングし、それらのメッセージはBiquad Filter01のメッセージキューに蓄積される。

I2S Decoder02は、Ｃｈ３のＬ信号、Ｃｈ４のＲ信号を受信しＡＤ変換後、Ｃｈ３のメッセージのアドレスにルーティング先として経路番号１１を書き込む。また、Ｃｈ４のメッセージのアドレスにルーティング先として経路番号１２を書き込む。I2S Decoder02のルータは、それらのアドレスに従い、メッセージをBiquad Filter01にルーティングし、それらのメッセージはBiquad Filter01のメッセージキューに蓄積される。

Biquad Filter01は、メッセージキューに蓄積されているメッセージを逐次読出し、Ｃｈ１のメッセージをＨＩ・ＰＥＱで処理した後、そのアドレスに経路番号３を書き込み、再度、Biquad Filter01にルーティングされ、ＨＩ・ＭＩＤ・ＰＥＱの処理後、次のルーティング先である経路番号４をアドレスに書き込む。Biquad Filter01のルータは、アドレスに基づきBiquad Filter02にルーティングする。

Biquad Filter02はメッセージキューからそのメッセージを読出し、ＬＯＷ・ＭＩＤ・ＰＥＱ、ＬＯＷ・ＰＥＱでそのメッセージを処理した後、そのアドレスに経路番号５を書き込み、Biquad Filter02のルータは、そのアドレスに従い、そのメッセージをSoft Volumeにルーティングする。

以下同様にして、各アクターは自身のメッセージキューに蓄積されたメッセージを逐次読出し処理し、次にルーティングするアクターのアドレスを書き込む。メッセージ５０はルータによりアドレス５１に従って、次のアクターへとルーティングされる。

図８、９において、メッセージ５０がI2S Decoder からBiquad Filterのメッセージキュー入ってから、I2S Encoderに到着するまでの最大経路長（最大サイクル）は、５サイクル(Biquad01)+５サイクル(Biquad02)+１サイクル(Soft volume)の計１１サイクルである。

これは、最大経路長が各アクターのメッセージキューに蓄積されるメッセージ数（入力多重度）にループバック分の回数を掛けたものに１を加算し、各アクターの固定的なルーティング時間、バッファリング時間を加味した処理サイクル（クロック周波数）を経路別に加算することで求められるからである。
すなわちこの実施例においてはBiquad01 のメッセージキューには４つのメッセージが蓄積され（入力多重度＝４）、ループバック回数が１であるから五サイクルである。Biquad02についても同様にして５サイクルとなる。Soft Volumeについては、そのメッセージキューには４つのメッセージが蓄積され（入力多重度４）、ループバックは０だから１サイクルとなり、計１１サイクルとなる。

本発明によれば、多数の入力信号（チャンネル信号）を効率的に並行処理可能な並列処理回路、並びにその並列処理回路を組み込んだオーディオミキサーを製造することができる。

１オーディオミキサー
１０ＡＤ（Analog Digital Converter）
１１ＦＰＧＡ（Field Programmable Gate Allay１１）
１２ＤＡ（Digital Analog Converter）
１３ボリューム
１４ＭＰＵ（Micro Processor Unit）
２０２１ＰＥＱ（Parametric Equalizer）
５０メッセージ
５１アドレス
５２データ

Claims

複数のチャンネルからのデータを複数のデータ処理系統で並列的に処理する並列データ処理方法であって、前記データ処理系統をそれぞれ小論理回路であるアクターを組み合わせて形成し、
前記データにルーティング先のアドレスを付与してメッセージとし、
前記アクターのそれぞれに前記メッセージを逐次蓄積するメッセージキューと、前記メッセージをルーティングするルータとを設け、
前記アクターは、前記メッセージキューから、逐次、前記メッセージを読出し処理を実行し、前記アドレスを次のルーティング先のアドレスに書き換え、
前記ルータは、前記メッセージを前記アドレスに基づいて次の処理を行うアクターにルーティングし、複数のチャンネルからのデータを並列的に処理することを特徴とする並列データの処理方法。
前記複数のチャンネルからのデータは、音声信号であることを特徴とする請求項１に記載の並列データの処理方法。
前記データ処理系統を形成する前記アクターのうち少なくとも一つは、バイクワッドフィルターを含むことを特徴とする請求項１又は２に記載の並列データの処理方法。
前記データ処理系統は、ＦＰＧＡで形成されていることを特徴とする請求項１から３のいずれかに記載の並列データの処理方法。
前記データ処理系統を形成する前記アクターとして、少なくとも、デコーダを含む前記アクターと、パラメトリックエコライザーを含む前記アクターと、ソフトボリュームを含む前記アクターと、エンコーダを含む前記アクターが存在することを特徴とする請求項１から４のいずれかに記載の並列データの処理方法。
複数のチャンネルからのデータを複数のデータ処理系統で並列的に処理する並列データの処理回路であって、前記データ処理系統は小論理回路であるアクターの組み合わせからなり、前記アクターは、前記データにアドレスが付与されたメッセージを逐次蓄積するメッセージキューと、前記アドレスを参照し、処理後の前記メッセージをルーティングするルータとを備えたことを特徴とする並列データの処理回路。
前記複数のチャンネルからのデータは、音声信号であることを特徴とする請求項６に記載の並列データの処理回路。
前記データ処理系統を形成する前記アクターのうち少なくとも一つは、バイクワッドフィルターを含むことを特徴とする請求項６又は７に記載の並列データの処理回路。
前記データ処理系統は、ＦＰＧＡで形成されていることを特徴とする請求項６から８のいずれかに記載の並列データの処理回路。
前記データ処理系統を形成する前記アクターとして、少なくとも、デコーダを含む前記アクターと、パラメトリックエコライザーを含む前記アクターと、ソフトボリュームを含む前記アクターと、エンコーダを含む前記アクターが存在することを特徴とする請求項６から９のいずれかに記載の並列データの処理回路。
請求項６から１０のいずれかに記載の並列データの処理回路を備えたオーディオミキサー。