JP2017522643A - 動的に構成可能なアナログフロントエンド回路 - Google Patents

動的に構成可能なアナログフロントエンド回路 Download PDF

Info

Publication number
JP2017522643A
JP2017522643A JP2016569435A JP2016569435A JP2017522643A JP 2017522643 A JP2017522643 A JP 2017522643A JP 2016569435 A JP2016569435 A JP 2016569435A JP 2016569435 A JP2016569435 A JP 2016569435A JP 2017522643 A JP2017522643 A JP 2017522643A
Authority
JP
Japan
Prior art keywords
signal
analog
input
analog input
end circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016569435A
Other languages
English (en)
Other versions
JP6316988B2 (ja
Inventor
フィールド,ライアン
ホワーン,ウエン−リーン
ルオ,ハオ
Original Assignee
インテル コーポレイション
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション, インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2017522643A publication Critical patent/JP2017522643A/ja
Application granted granted Critical
Publication of JP6316988B2 publication Critical patent/JP6316988B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/266Arrangements to supply power to external peripherals either directly from the computer or under computer control, e.g. supply of power through the communication port, computer controlled power-strips
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Analogue/Digital Conversion (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

アナログフロントエンド(AFE)インターフェイスは、動的にプログラム可能である。単一のAFE回路は、複数の異なるアナログデバイスとインターフェイス接続し、夫々の異なるアナログデバイスとの有効なインターフェイス接続のために自身の入力を動的に構成することができる。AFEは、複数の未処理のアナログ入力信号を受信し、アナログ入力信号をサンプリングする。AFEにおけるプリプロセッサ要素は、入力信号を解析し、解析に基づき制御信号を生成する。制御信号は、如何にしてAFEがアナログ入力信号をサンプリングするかを動的に調整し、そして、AFEの動作効率を改善することができる。

Description

本発明の実施形態は、I/Oインターフェイスと概して関係があり、特に、動的に構成可能なアナログフロントエンド回路と関係がある。
[著作権の通知/許諾]
本特許文献の開示の部分は、著作権保護の対象である構成要素を含み得る。著作権所有者は、特許商標庁の特許出願又は記録において現れるような特許文献又は特許開示の何者かによる再現に異議はないが、その他の点では、何であれ全ての著作権を留保する。著作権の通知は、以下の記載及びそれに関する添付の図面で記載される全てのデータに並びに以下で記載されるあらゆるソフトウェアに当てはまる。コピーライト2014、インテルコーポレーション、全著作権所有。
モバイルデバイスの数及びそれらのデバイスによって提供される機能の範囲は、著しく増えてきている。モバイルデバイスは、スマートフォン、拡張現実ヘッドセット若しくは同様のもの、時計、又は他のウェアラブルデバイスのようなウェアラブルデバイス、及び携帯型のコンピュータ、読書デバイス及び/又はゲーム機のようなデバイスを含むことができる。それらのモバイルデバイスは、センサ及び環境検出装置(概して本願ではセンサと呼ばれる。)の数を増やすことによって、インターフェイスの改善及び機能の増加を提供する。センサは、通常は、アナログ出力(可変電圧及び/又は可変電流のいずれかの出力)を生成する。アナログ出力は、それがデジタル処理コンポーネント(マイクロコントローラ、デジタル信号プロセッサ、又は他の処理デバイス)によって処理され得る前に、デジタル形式へ最初に変換されるべきである。センサの例は、モーションセンサ、加速度計、温度センサ、ジャイロスコープ、位置センサ、光検出器、音響/雑音検出器、又は他のセンサを含むことができる。
センサからの入力は、モバイルデバイスが機能の増加及び/又はユーザインターフェイス経験の改善を提供するための有益な情報を提供することができ、一方で、そのようなセンサを使用することには費用が伴うことが理解されるだろう。より具体的には、センサの使用が増えることは、センサを収容するために、モバイルデバイスに必要とされるサイズを大きくする。サイズの増大に加えて、センサは、特に変換インターフェイス(アナログインターフェイス)において、電力を必要とする。いくつかのセンサは、ネイティブなアナログ出力(連続値信号)をデジタル出力(離散信号)に変換するための内蔵アナログインターフェイスを備える。しかし、そのような機能は、センサのサイズ及び電力要件を増大させる。従来、夫々のセンサは、異なる出力、センサの感度レベル、アナログ出力のタイプ若しくは他のインターフェイスタイプ、及び/又は他の要件に基づき、インターフェイス接続するための異なる要件を有する。そのような違いは、相当なインターフェイス接続の不効率を生じさせ得る。
以下の記載は、本発明の実施形態を一例として示す図の説明を含む。図面は、限定としてではなく、一例として理解されるべきである。本願で使用されるように、1つ以上の「実施形態」への言及は、本発明の少なくとも1つの実施に含まれる特定の機能、構造、及び/又は特性を記載するものとして理解されるべきである。よって、本願において現れる「一実施形態において」又は「代替の実施形態において」との表現は、本発明の様々な実施形態及び実施を記載し、必ずしも全てが同じ実施形態に言及するわけではない。なお、それらはまた、必ずしも相互に排他的ではない。
動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。
多重化された動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。
複数の入力経路を表す、多重化された動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。
システム・オン・チップにおいて動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。
プロセッサにおいて動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。
動的にプログラム可能なアナログフロントエンド回路を用いてインターフェイス接続するプロセスの実施形態のフロー図である。
動的にプログラム可能なアナログフロントエンド回路が実装され得るコンピュータシステムの実施形態のブロック図である。
動的にプログラム可能なアナログフロントエンド回路が実装され得るモバイルデバイスの実施形態のブロック図である。
以下に続く特定の詳細及び実施の記載は、以下で記載される実施形態のいくつか又は全てを表す図の説明を含むとともに、本願で提示される発明概念の他の起こり得る実施形態又は実施を説明する。
本願で記載されるように、アナログフロントエンド(AFE:analog frontend)回路インターフェイスは、複数の異なるアナログデバイスとインターフェイス接続するよう動的にプログラム可能である。AFE回路は、様々な異なるアナログデバイスからの入力をモニタし、そのインターフェイス回路を、夫々の異なるアナログデバイスとインターフェイス接続する有効性の改善のために、動的に構成する。AFEは、複数の未処理のアナログ入力信号を受信し、アナログ入力信号をサンプリングする。AFEにおけるプロセッサ要素は、入力信号を解析し、解析に基づき制御信号を生成する。制御信号は、如何にしてAFEがアナログ入力信号をサンプリングするかを動的に調整し、AFEの動作効率を改善することができる。プロセッサは、AFEがサンプリングするセンサの帯域幅(例えば、ヘルツからキロヘルツの速さ)よりも相当に速い速さ(例えば、メガヘルツの速さ)で動作することができる。よって、AFEは、複数の異なるデバイスのアナログ出力をサンプリングすることができる。一実施形態において、回路は、空間及び電力消費を更に減らすよう入力を多重化する。
一実施形態において、AFEは、センサをセンサハブ及び/又はマイクロコントローラ若しくは他のプロセッサへインターフェイス接続する。従来、そのようなインターフェイスは、デジタル(例えば、IC(集積回路)、SPI(serial peripheral interface)(シリアル・ペリフェラル・インターフェイス))及びアナログ入力チャネルの組み合わせを含んでいた。センサデータがデジタルインターフェイス上でやり取りされる場合に、センサ信号の何らかの増幅及びデジタル化は、従来は、センサパッケージ内で実行されている。よって、センサを含むシステムの設計者は、従来は、いつどのように信号がサンプリングされるかに対してほとんど又は全く制御を有さない。信号サンプリングに対する制御が限られている結果として、電力最適化は、従来は、センサ製造者によって提供されるフック(hooks)(マイクロコントローラへのシグナリングのためのインタラプト)に制限されている。対照的に、本願で記載される動的にプログラム可能な又は再プログラム可能なAFEは、AFE内にサンプリング制御を持ち込むことができる。生のセンサデータを受け取ることによって、AFEは、増幅、帯域幅、サンプリングレート、分解能、使用される増幅器の数及びタイプ、並びに/又は他のパラメータを含め、入力サンプリングを制御することができる。
アナログ出力を有するいくつかのセンサは、マイクロコントローラ上でアナログ−デジタル変換器(ADC;analog-digital converter(s))と直接にインターフェイス接続され得る。しかし、マイクロコントローラ上のADC分解能は、センサが使用されるシステムに十分な情報を提供するにはしばしば不十分である。従来のアプローチは、限られたADC分解能を緩和するようシステムレベルでディスクリート増幅器を加えてきたが、そのような増幅器の付加は、部品表(BOM;bill of materials)コスト及び完成品サイズを増大させる。アナログセンサ信号とインターフェイス接続することに対する他の従来のアプローチは、内部のプログラム可能なアナログブロックを備えたシステム・オン・チップ(SoC;system on a chip)を使用することを含む。そのような従来のプログラム可能なアナログシステムは柔軟性があり、リソースを共有し且つ設定を調整するようランタイムで再構成され得る(動的再構成と呼ばれる。)。しかし、従来の動的再構成は、相当の時間を要し(再構成ごとにミリ秒のオーダー)、且つ/あるいは、メインプロセッサ又はマイクロコントローラからの介入を必要とする。時間の量及び/又は介入は、変化する割合で変化しうる種々の要件(例えば、温度センサ対加速度計)を夫々のセンサが有する低電力マルチセンサアプリケーションにうまく適さない。
従来の動的再構成と対照的に、本願で記載されるAFEインターフェイスによって達成可能な動的再構成は、AFEの動作に対するマイクロ秒の調整を、AFEに制限されたコンポーネントにより可能にする。よって、動的に構成可能なマルチセンサAFEは、よりずっと速い再構成を可能にし、一次プロセッサからの外部入力を必要としない。一実施形態において、AFEは、受信された入力信号に更にフィルタをかけ、一次プロセッサにとって関心がない信号又は信号の部分を捨てる。AFEは、複数の異なるアナログデバイスのための単一のインターフェイス回路と組み合わされた増幅、信号多重化、及びサンプリング制御を含むことができる。一実施形態において、AFEコントローラ又は制御ロジックは、最大効率のために冗長サンプルを最小限にしながら、センサデータの品質を改善又は最適化するようAFE構成を連続的に更新することができる。「最適化する(optimize)」及び「最小限にする(minimize)」のような表現は相対語であって、絶対的な最大又は最小が達成されることを必ずしも意味するものではないことが理解されるだろう。むしろ、「最適化する」及び「最小限にする」は、システムの構成及び動作、並びに所与の時間制約内で利用可能な処理能力の量を含む、センサ入力の最近の履歴に基づき、現在の条件に最も良く合うレベルを達成することを意味する。よって、最適条件又は最小値は、システムアーキテクチャに組み込まれている許容値内に制約され得る。AFE内にサンプリング制御を含めることは、より低い船体の電力消費を可能にし、センサの集合とセンサデータを使用するセンサハブ/プロセッサとの間の必要とされるデータ帯域幅を低減することができる。
図1は、動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。システム100は、複数のセンサが使用され得る如何なるタイプのシステムも表し、フロントエンド回路120へ結合された複数のセンサ110を含む。フロントエンド回路120は、それからプロセッサ130へ結合されている。プロセッサ130は、システム100における一次若しくはメインプロセッサ又はマイクロコントローラであり、フロントエンド回路120と関連するか又はそれに対応すると考えられ得る。プロセッサ130は、フロントエンド回路120へ直接に結合されるか、あるいは、センサハブ又は同様の回路を介してフロントエンド回路120へ結合されてよい。プロセッサ130は、センサ110から集められたデータに基づき動作を実行し、よって、センサデータを使用するコンポーネントであると言われ得る。
センサ110は、データをプロセッサ130へ供給する。データは、環境データ(動き、温度、周囲光、若しくは他のデータ)、バイオメトリックデータ(心拍数、脈拍、皮膚メトリクス、指紋、光学読み取り情報、若しくは他のバイオメトリック情報)、又は条件及び/若しくはユーザに関して検出された他のデータのうちの1つ以上を含むことができる。センサ110は、アナログ出力を生成する少なくとも1つのコンポーネントを含む。一実施形態において、センサ110の1つ以上は、センサパッケージ内にアナログインターフェイス回路を含む。そのようなローカルのアナログインターフェイス回路によって提供される処理のレベルは、最小限であることができ、あるいは、より重要であることができる(例えば、デジタル出力を提供すること)。センサ110の例は、加速度計、モーションセンサ、ジャイロスコープ、温度センサ、位置センサ、光検出器、音響/雑音検出器、又は他のセンサを含むことができる。
システム100は、相対的なタイミング周期の表現を含む。示されている2つのセンサ110は、アナログ入力をフロントエンド回路120へ供給する。一実施形態において、2つのセンサのタイミング周期は、図示されるように、わずかに異なっている(周期の1つは、破線によって表されている相対的なゼロ交差によって示されるように、他方よりもわずかに短い。)。しかし、2つのセンサのための2つの周期は、それらの動作の周期が同様である点において、同程度である。センサ110の動作の周波数を、よりずっと高い動作の周波数を有するものとして表されているプリプロセッサ124及びプロセッサ130と対比する。図示される特定の周波数は限定ではなく、必ずしも正確な縮尺ではない。しかし、プロセッサの動作の周波数と、センサ110からの関心のあるデータの周波数との間の相対的な差は、センサからのデータが変化する周波数よりもずっと高い周波数でプロセッサが動作することを表す。
フロントエンド120は、他の回路と一体化された回路における集積コンポーネントとして、及び/又はディスクリート回路として実装され得る。例えば、一実施形態において、フロントエンド120は、プロセッサ130が配置されるダイ又は基板上に集積され得る。一実施形態において、フロントエンド120は、ディスクリート回路(例えば、プロセッサ130とは別の基板及び/又はPCB(printed circuit board)(印刷回路基板)による。)である。一実施形態において、フロントエンド120は、集積コンポーネントとディスクリートコンポーネントとの組み合わせとして実装され得る(例えば、プリプロセッサ124を組み込み、他の要素をディスクリートコンポーネントして実装する。)。よって、フロントエンド120は、集積コンポーネント設計として実装され、且つ/あるいは、市販の(off-the-shelf)又は特殊化されたディスクリートコンポーネントから組み立てられ得る。
システム100は、アナログフロントエンド回路をフロントエンド回路120と統合する。一実施形態において、フロントエンド回路120は、プロセッサ130へ供給するようセンサ110からのセンサ入力を統合するスタンドアローンのコンポーネント又はセンサハブである。一実施形態において、フロントエンド回路120は、フロントエンド120と並行して動作することができるセンサハブ(特に図示せず。)へ結合する。一実施形態において、フロントエンド回路120は、プロセッサ130の部分又はSoC若しくはマルチチップパッケージの回路若しくはコンポーネントである。フロントエンド回路120は、センサ110がセンサパッケージ内で最小限のアナログフロントエンドを有して又はそのようなアナログフロントエンドを有さずに動作することを可能にすることができる。一実施形態において、センサ110におけるアナログフロントエンドは、フロントエンド120とインターフェイス接続するようバイパスされ得る。センサ110におけるぎりぎり又は最低限のフロントエンドは、寄生が出力信号を圧倒しないように、容量性回路及び/又は増幅器のような何らかのアナログインターフェイスを依然として必要とし得る。一実施形態において、フロントエンド回路120は、センサ110から未処理のアナログ信号を受信する。未処理とは、ぎりぎり又は最小限のフロントエンドしか有さないセンサからのアナログ信号である如何なるアナログ出力も言うことができる。よって、未処理の信号は、寄生が信号を圧倒しないように増幅及び/又は容量性フィルタリングを受けた信号を依然として含むことができる。未処理とは、フロントエンド回路120が信号のサンプリング、デジタル化、及び処理を制御することができる場合に提供される信号を言う。
フロントエンド回路120は、複数のアナログ入力部122を含む。入力部122は、アナログ信号をサンプリングすること及び信号をデジタルフォーマットへ変換することを含め、入力信号に対するアナログ処理を提供する。プリプロセッサ124は、入力部122からデジタルサンプルを受け取って、データに対して予備的処理又はフィルタリングを施す。一実施形態において、プリプロセッサ124は、データがプロセッサ130へ渡されるべきか否かを判定する。例えば、プリプロセッサ124は、信号が重複データに相当し、プロセッサ130へ渡される必要がないことを決定することができ、あるいは、信号がセンサによってモニタされる特定の環境条件のためのトリガイベントに相当しないことを決定することができる。プリプロセッサ124がデータをプロセッサ130へ送出しないと決定する他の又は代わりの理由も存在し得る。一実施形態において、プリプロセッサ124がデータをプロセッサ130へ送出しないと決定する場合に、プリプロセッサ124はデータを捨てて、そのデータを記憶しない。
フロントエンド120は、複数のアナログ入力部122を含む。一実施形態において、夫々の入力部は、動的に構成可能な(ランタイム構成可能な)動作を含む別個の入力回路である。よって、プリプロセッサ124は、夫々のアナログ入力部122の動作を制御する制御信号を生成することができる。一実施形態において、複数のアナログ入力部122は、共通の入力回路コンポーネントへと多重化される(図2のシステム200に関連して以下で更に詳細に記載される。)。プリプロセッサ124は、サンプリングレート、入力ゲイン、タイミング、及び/又はアナログ入力部の他の態様を変更又は調整するよう制御信号を生成することができる。
図2Aは、多重化された動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。システム202は、多重化されたアナログ入力を含むフロントエンド220を含む。システム202は、図1のシステム100に従うシステムの一例であることができる。フロントエンド220は、関連するプロセッサ280へ結合されている。プロセッサ280は、コンピュータデバイスの動作を制御するためにアナログ入力からのデータを最終的に使用する。プロセッサ280は、コンピュータデバイスのための一次プロセッサ若しくはホストプロセッサ、又は一次プロセッサと並行して実行するペリフェラルプロセッサであることができる。フロントエンド220は、本願で記載される如何なる実施形態にも従うフロントエンド回路の一例に相当する。
システム202は、電圧モードアナログ出力を生成する1つ以上のセンサ212と、電流モードアナログ出力を生成する1つ以上のセンサ214とを含む。電圧モードは、シングルエンド又は差動であり得るアナログ出力を言い、電流モードは、アナログ電流モードを言う。フロントエンド220は、電圧モードセンサ212からの入力を電圧モード入力回路222で受ける。フロントエンド220は、電流モードセンサ214からの入力を電流モード入力回路224で受ける。入力部222及び224は、センサ信号を受信するピン又はコネクタ及び信号線を表す。一実施形態において、フロントエンド220は多重化AFEであり、複数のセンサ(212、214)は同じアナログ回路(例えば、アナログ増幅器及びデータ変換器)を共有して、面積及び電力を節約することが可能である。よって、入力部222及び224は、アナログ入力を夫々のマルチプレクサ232及び234へ供給する。複数の入力部は、同じアナログ入力ハードウェアを共有することができる。これは、アナログコンポーネント及び処理コンポーネントの動作の速さ又は周波数がセンサ入力の変化の割合よりもずっと(1桁以上)大きいことを考えると、アナログハードウェアがさもなければ十分に利用されないからである。
一実施形態において、電圧モードマルチプレクサ232は、増幅器242による増幅のためにセンサ212からの特定のアナログ入力を選択することができる。一実施形態において、増幅器242は、入来する電圧信号の大きさを増大させるために使用され得るプログラム可能ゲイン増幅器(PGA;programmable gain amplifier)である。一実施形態において、電流モードマルチプレクサ234は、増幅器244による増幅のためにセンサ214からの特定のアナログ入力を選択することができる。一実施形態において、増幅器244は、入来する電流の大きさに基づき可変な電圧出力を供給するトランスインピーダンス増幅器(TIA;transimpedance amplifier)である。よって、増幅器242及び244は両方とも、出力電圧を生成することができる。
増幅器242及び244は、それらの電圧出力を1つ以上のアナログ−デジタル変換器(ADC)256へ供給する。一実施形態において、フロントエンド220は、増幅器からの出力信号を1つ以上のADCへルーティングするマルチプレクサ252又は他の選択ロジックを含む。一実施形態において、フロントエンド220は、ADCの前にフィルタ段を提供するようフィルタ254を含む。フィルタ254は、ローパス・アンチエイリアシング・フィルタ及び/又は他のより複雑なフィルタコンポーネントを含んでよい。一実施形態において、フィルタ254は、SCP270による解析に応答してチューニング又は調整され得る調整可能な挙動を含む。フィルタ254は、ADC256がサンプリングする入力のタイプに基づき調整可能であることができる。ADC256は、複数の異なるデバイスを含むことができるアナログ−デジタル変換段に相当する。電圧モード入力部222及び電流モード入力部224は、マルチプレクサ232及び/又は234で見られるように、複数の異なるデバイスに細分されてよいことが理解されるだろう。ADC256は、アナログ信号をデジタル表現に変換する。ADC256によって変換された増幅された信号は、通常はセンサによる連続出力であるもののディスクリートサンプルである。よって、ADC256は、サンプルのデジタル表現を生成すると、又はデジタルサンプルを生成すると言われ得る。
一実施形態において、ADC256は、デジタル出力を信号制御及び処理(SCP;signal control and processing)ブロック270へバス260を介して渡す。SCP270は、システム100で表されたようなプリプロセッサの一例であることができる。一実施形態において、SCP270は、複数のデジタル信号処理(DSP;digital signal processing)ブロックを含む。一実施形態において、SCP270は、他の(例えば、将来の)センサタイプとインターフェイス接続するようカスタマイズされ得る動的にプログラム可能なDSPユニットを含むとともに、共通のセンサタイプに合わせられている複数のDSPユニットであるか、又はそのような複数のDSPユニットを含む。バス260は、複数の異なる回路コンポーネントとインターフェイス接続する信号線の如何なる1つ以上のグループも表す。バス260は、通常は、フロントエンド220が処理される基板上で、基板上(又は内)に配置された様々なコンポーネントへとルーティングされる。一実施形態において、SCP270は、センサデータサンプルの品質を決定し、且つ/あるいは、注目すべきイベントが起こったか又は起こっているかどうか(例えば、プロセッサ280に動作を実行することを要求する何かをデータが示すかどうか)を判定するよう、初期解析を実行することができる。よって、処理は、関連するセンサデータが受け取られるまでプロセッサ280(又はセンサハブ、マイクロコントローラ、マイクロプロセッサ、DSP、若しくは他の処理コンポーネント)がスリープ状態にあることを可能にすることができる。
一実施形態において、SCP270は、入来するデータの品質及び有用性を評価するハードワイヤード・アルゴリズム及び/又はプログラム可能ユニットの集合を含む。一実施形態において、SCP270は、プロセッサ280の部分であるが電源が別である混合処理ブロックである。プロセッサ280は、特定用途向けプロセッサであることができる。初期処理又は予備的処理に基づき、SCP270は、フロントエンド220のアナログコンポーネントへフィードバックを供給する。よって、SCP270は、コンポーネントの動作の効率を改善することができるアナログコンポーネントの動的なランタイム制御を提供する。システム200で表されているように、制御信号262は、バス260からアナログコンポーネントへフィードバックされる。一実施形態において、SCP270は、マルチプレクサ(232、234、252)、増幅器(242、244)、及び/又はADC254のための制御信号262を生成することができる。制御信号262は、サンプリングレート、帯域幅、ゲイン、又はアナログコンポーネントの他の動作パラメータを調整することができる。
SCP270は、フィルタ272及びコントロール274を含むものとして表されている。コントロール274は、アナログコンポーネントのサンプリング動作を制御するフィードバック又は制御信号を生成するSCP270における機能に相当する。フィルタ272は、入力のデジタルサンプルに予備的処理を施すことを可能にするSCP270における機能に相当する。フィルタ272は、次のタイプの処理機能のうちのいずれか1つ以上を含むことができる。一実施形態において、フィルタ272は、SCP270がデジタルフィルタリングを入来信号に適用することを可能にする。デジタルフィルタリングは、アナログ信号雑音を除去すること(例えば、60Hz雑音を除去すること)、又は他の雑音除去動作を含むことができる。雑音除去は、信号を平滑化することを言うことができる。一実施形態において、フィルタ272は、SCP270が離散フーリエ変換(DFT;discrete Fourier transform)フィルタを適用することを可能にする。DFTフィルタは、関心のある特定の周波数についてデータにフィルタをかけることができる。例えば、SCP270は、入力信号において特定の周波数を検出し、周波数の検出に基づきフロントエンド220にサンプリングレートを調整させることができる。一実施形態において、フィルタ272は、SCP270が、周波数パルス又は信号強度ピークのような、入来信号におけるピークを検出することによって、疎特徴認識を実行することを可能にする。一実施形態において、フィルタ272は、様々なカスタムのプログラム可能な機能のいずれかを実施することができるフィールド・プログラマブル・ゲート・アレイ(FPGA;field programmable gate array)を含む。記載されている例は例示にすぎず、フィルタ272は、例の中から選択されたもの、及び/又は具体的に記載されていない他の処理機能を含むことができることが理解されるだろう。
コントロール274は、フロントエンド220のサンプリング及びインターフェイス接続を制御するフィードバック制御信号を生成することができる。コントロール274は、SCP270が増幅器ゲイン制御信号を生成することを可能にする。増幅器ゲインは、ADCの振幅範囲又は増幅器のフルスイングを利用しない振幅を有する信号のゲインアップを調整することができる。反対に、レールに流れ込む信号について、ゲイン制御信号はゲインダウンを調整することができる。一実施形態において、コントロール274は、SCP270が増幅器帯域幅制御信号を生成することを可能にする。増幅器帯域幅制御信号は、増幅器242及び/又は244の帯域幅とゲインとの間のトレードオフの動作を調整することができる。一実施形態において、コントロール274は、SCP270がマルチプレクサ232、234及び252からの特定の入力を選択する制御信号を生成することを可能にする。一実施形態において、コントロール274は、SCP270が、例えば、サンプリングされるべき入力のタイプの基づき動作を調整することによって、フィルタ254のフィルタリングを調整する制御信号を生成することを可能にする。一実施形態において、コントロール274は、SCP270が、ADC256のサンプリングレートを調整し且つ/あるいはADC256によって生成される出力信号の分解能のビットの数を調整する(例えば、ADCが12ビットの分解能を生成することが可能である場合には、8ビットの分解能しか出力しない。)制御信号を生成することを可能にする。一実施形態において、コントロール274は、SCP270が、アナログコンポーネントをスリープ状態とするか又は低電力状態に入らせる制御信号を生成することを可能にする。一実施形態において、コントロール274は、SCP270が、アナログコンポーネントを低電力状態から起こす(例えば、特定の条件(例えば、特定の入力、閾値よりも大きい又は小さい入力、入力の変化、又は他の条件)で起きる)制御信号を生成することを可能にする。一実施形態において、コントロール274は、SCP270が、フロントエンド220が使用する増幅段の数を制御する制御信号を生成することを可能にする。例えば、増幅器242及び/又は244は多段増幅器であることができ、制御信号262は、一方又は両方の増幅器の動作を単段増幅器から多段増幅器へ変えることができる。記載されている例は単なる例示であって、コントロール274は、例の中から選択されたもの、及び/又は具体的に記載されていない制御信号を生成することができることが理解されるだろう。
一実施形態において、フロントエンド220は、増幅器の必要なしで、直接に供給され得る信号とインターフェイス接続する。ADC254は、電流モード信号をデジタル出力に変換することが可能でなくてよく、よって、TIA244をバイパスすることが可能でないことがあり得ることが理解されるだろう。しかし、電圧モード信号については、一実施形態において、1つ以上の制御信号262は、PGA242を直接にマルチプレクサ252へ(又は、システム構成に応じて、ADC254へ)バイパスするようマルチプレクサ252を制御することができる。SCP270は、入力信号が増幅器をバイパスするか否かを制御する制御信号262を生成することができる。
一実施形態において、SCP270は、フロントエンド220のアナログコンポーネントに、クリアな信号を供給するために必要な最小限のゲイン及び最小限の電力を使用させる制御信号262を生成する。一実施形態において、SCP270は、センサの相関関係に基づき入力にフィルタをかけ且つ制御することができる。例えば、全く同じデータを生成しないが、特定の状況におけるデータが重複する2つのセンサを考える。一実施形態において、SCP270は、センサ間のデータの相関に基づき入力にフィルタ処理及び/又はスキップを適用することができる。そのようなロジックは、SCP270に組み込まれ、且つ/あるいは、SCP270のプログラム可能な要素にプログラムされ得る。
図2Bは、複数の入力経路を表す、多重化された動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。システム204は、図1のシステム100及び図2Aのシステム202に従うシステムの一例であることができる。システム204の要素は、システム202の要素と同じ参照符号を付されており、システム202に関する前述の記載は、システム204の要素に同様に当てはまる。システム204は、アナログフロントエンド回路の1つ以上が倍数単位で存在し得ることを、より具体的に表す。よって、複数の入力部222及び/又は224へ結合されている多数のセンサ212及び/又は214が存在し得る。複数の入力部は、信号入力を1つ以上のマルチプレクサ232及び/又は234へ供給することができる。1つ以上のマルチプレクサ232及び/又は234は、入力を1つ以上の増幅器242及び/又は244へ供給することができる。1つ以上の増幅器242及び/又は244は、信号を1つ以上のマルチプレクサ252へ供給することができる。1つ以上のマルチプレクサ252は、それから信号を1つ以上のフィルタ254へ供給することができる。1つ以上のフィルタ254は、信号を1つ以上のADC256へ供給することができる。ADC256は、SCP270のために入力をサンプリングする。
図3Aは、システム・オン・チップにおいて動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。システム302は、図1のシステム100、図2Aのシステム202、及び/又は図2Bのシステム204に従うシステムの一例であることができる。システム302は、システム・オン・チップ(SoC)320とインターフェイス接続する複数のセンサ310を含む。SoC320は、複数の要素が一緒に集積されている単一のチップであることができ、あるいは、複数のチップが一緒にアセンブルされている単一のパッケージ(より一般的には、マルチチップパッケージ(MCP;multichip package)と呼ばれる。)であることができる。
SoC320は、CPU(central processing unit)(中央演算処理装置)322又は他の一次プロセッサを含む。SoC320は、コンピュータデバイスのためのホストプロセッサシステム、又はより大きいコンピュータデバイスシステムの部分である特定用途向け集積回路(ASIC;application specific integrated circuit)であることができる。CPU322は、SoC320のためのホストオペレーティングシステムを実行し、一般的に、SoC320の全体の動作を制御する制御ロジックを含む。CPU322は、一般的に、SoC320が提供すると期待される計算機能を生じる動作を制御する。
SoC320は、SoC320にあるメモリ記憶資源を表すメモリ324を含む。メモリ324は、揮発性及び/又は不揮発性のメモリ資源を含むことができる。不揮発性メモリは、電力がメモリに対して中断される場合でさえ状態を保持するメモリである。揮発性メモリは、電力がメモリに対して中断される場合に状態が不定であるメモリである。メモリ324は、1つ以上のメモリ要素がCPU322にある場合に実装され得る(例えば、オンチップ・キャッシュ)。メモリ324は、一般的に、CPU322の動作の実行をサポートするようデータ及びコードを記憶する。
SoC320は、本願で記載される如何なる実施形態にも従うフロントエンド回路であるAFE326を含む。AFE326は、SoC320をセンサ310へインターフェイス接続する。AFE326は、電圧モード及び/又は電流モード入力部を含む。一実施形態において、AFE326は、フロントエンドを実装するために必要とされるアナログ回路構成の量を削減するよう、センサ310からの入力を多重化する。AFE326は動的に構成可能であり、このことは、フロントエンド回路がその動作及びアナログ入力のサンプリングを調整して動作の効率を改善することを可能にする。AFE326は、アナログ入力要素(特に図示せず。)へのフィードバックを生成してそれらの動作を動的に調整するプロセッサ(特に図示せず。)を含む。よって、AFE326は、センサ310とのインターフェイスの有効性を改善するようランタイムで動作を変更することができる。
図3Bは、プロセッサにおいて動的にプログラム可能なアナログフロントエンド回路を備えるシステムの実施形態のブロック図である。システム304は、図1のシステム100、図2Aのシステム202、及び/又は図2Bのシステム204に従うシステムの一例であることができる。システム304は、プロセッサ330とインターフェイス接続する複数のセンサ310を含む。プロセッサ330は、システム304のための一次プロセッサに相当する。一実施形態において、プロセッサ330は、コンピュータデバイスのためのホストプロセッサシステム、又はより大きいコンピュータデバイスシステムの部分である特定用途向け集積回路(ASIC)である。プロセッサ330は、システム304のためのホストオペレーティングシステムを実行し、一般的に、システム304の全体の動作を制御する制御ロジックを含む。
一実施形態において、プロセッサ330は、プロセッサ330の処理動作を実行する1つ又は複数のコアを表すプロセッシングコア332を含む。プロセッサ330は、プロセッサ330にあるメモリ記憶資源を表すキャッシュ334を含むことができる。キャッシュ334は、通常は揮発性メモリであり、次世代のメモリ技術は不揮発性であることができ、キャッシュとして使用される現世代のメモリ技術と同程度のアクセス速度を有する。キャッシュ334は、一般に、プロセッシングコア332の動作の実行をサポートするようデータ及びコードを記憶する。
プロセッサ330は、コンピュータシステムにおける他のエレクトロニクス・コンポーネント(図示せず。)とインターフェイス接続することができる外部インターフェイスを表すI/O(input/output)(入出力部)338を含む。I/O338は、外部メモリ340へアクセスするためにも使用され得る。メモリ340は、揮発性及び/又は不揮発性のメモリ資源を含むことができ、プロセッサ330の実行をサポートするデータ及びコマンドを記憶する。通常は、メモリ340は、キャッシュ334よりも大きく且つ低速である。システム304のメモリ340は、上記のシステム302のメモリ324に相当してよい。
一実施形態において、プロセッサ330は、本願で記載される如何なる実施形態にも従うフロントエンド回路であるAFE336を含む。AFE336は、プロセッサ330をセンサ310へインターフェイス接続する。AFE336は、電圧モード及び/又は電流モード入力部を含むことができる。一実施形態において、AFE336は、フロントエンドを実装するために必要とされるアナログ回路構成の量を削減するよう、センサ310からの入力を多重化する。AFE336は動的に構成可能であり、このことは、フロントエンド回路がその動作及びアナログ入力のサンプリングを調整して動作の効率を改善することを可能にする。AFE336は、アナログ入力要素(特に図示せず。)へのフィードバックを生成してそれらの動作を動的に調整するプリプロセッサ(特に図示せず。)を含む。よって、AFE336は、センサ310とのインターフェイスの有効性を改善するようランタイムで動作を変更することができる。
図4は、動的にプログラム可能なアナログフロントエンド回路を用いてインターフェイス接続するプロセスの実施形態のフロー図である。プロセス400は、本願で記載される如何なる実施形態にも従う動的AFEを介して複数のセンサとインターフェイス接続することを記載する。一実施形態において、AFE回路は、複数のセンサデバイスとインターフェイス接続するプロセッサ、プロセッシングユニット、システム・オン・チップ、又は他のシステムの部分である。具体的に、AFEは、アナログ出力を生成するセンサとインターフェイス接続する。
一実施形態において、AFEは、アナログ入力をチェックすると決定する(402)。一実施形態において、AFEは、センサ入力データを要求するシステムレベルのプロセッサの要求時にアナログ入力をチェックする。一実施形態において、AFEは、アナログ入力をサンプリングするよう複数のセンサデバイスの中から連続的に選択しながら、アナログ入力を連続的にモニタする。一実施形態において、AFEは、どのセンサをいつサンプリングすべきかの経過を追うよう1つ以上のタイマに従ってスケジュール通りに入力を巡回することによって、半連続的にセンサをモニタする。
外部プロセッサからの要求によろうと、それとも、内部ルーチンからの決定若しくはスケジュールによろうと、AFEは、トリガに基づきアナログ入力を受信し又はアナログ入力をサンプリングすると言える。トリガは、要求、タイマ値、又はアナログ入力をサンプリングするとのプロセス決定であることができる。
AFEは、制御設定をアナログ回路コンポーネントに適用する(404)。一実施形態において、AFEは、夫々の異なる入力について異なる制御設定を提供する。よって、AFEは、夫々の異なるアナログ入力がサンプリングされるためにサンプリング動作を動的に調整することができる。AFEは、どの入力がサンプリングされるべきかに基づき、電流設定をアナログ回路コンポーネントに適用する。以下で更に詳細に論じられるように、AFEは、次いで、AFEの部分であるプリプロセッサから供給されるフィードバックに基づき、如何にしてサンプリングが実行されるかを動的に調整することができる。一実施形態において、AFEは多重化される。よって、設定の部分として、あるいは、他の設定とともに、AFEは、複数の異なるアナログ入力信号のうちの1つをサンプリングするようアナログマルチプレクサを設定することができる(406)。
一実施形態において、入力は、良好な読み出しのための増幅を必要としない十分な信号を供給する。よって、AFEは、入力信号が増幅器段をバイパスすることを可能にすることができる。AFEが増幅器をバイパスしない場合、すなわち、408が‘いいえ’に枝分かれする場合には、AFEは、増幅器のための設定に基づき、選択されたアナログ入力に増幅を適用する(410)。設定は、夫々の異なる入力について変更され得る。AFEが増幅器をバイパスすべき場合、すなわち、408が‘はい’に枝分かれする場合には、あるいは、増幅を適用した(410)後に、アナログ−デジタル変換段は、アナログ入力信号サンプルをデジタル信号サンプルに変換する(412)。
アナログ−デジタル変換段は、デジタルサンプルをプリプロセッサ(例えば、SCP)へ渡すことができる。プリプロセッサは、一次プロセッサへデータを送出する前に、予備的な処理をデジタル信号サンプルに対して実行する(414)。プリプロセッサは、多数のフィルタ又は他の予備的処理(例えば、上述されたようなもの)のうちのいずれかをデジタルサンプルに対して適用することができる。一実施形態において、予備的処理段は、デジタル信号サンプルが有意なデータを表すかどうかを判定する。何が有意なデータであるかに関する判定は、センサごと、及び実施ごとに異なることが理解されるだろう。例えば、1つのシステムは、熱センサを使用してよく、一次プロセッサが熱イベントに応答すべきでない限り熱センサの出力は有意でないと決定することができる。熱イベントは、例えば、閾値を上回る温度読み取り、又は所定期間内の所定範囲よりも大きい温度の変化であってよい。センサタイプ及びセンサが実装されるシステムに依存して、無数の他の例が存在する。
一実施形態において、データが有意でないとプリプロセッサが決定する場合、すなわち、416が‘いいえ’に枝分かれする場合には、プリプロセッサは、データの全て又は一部を捨てることができる(418)。センサがプリプロセッサにプログラムされ得る特定のセンサイベント又は条件を表さない限りは、センサデータにより一次プロセッサを起動又は中断する必要はない。データが有意である場合、すなわち、416が‘はい’に枝分かれする場合には、あるいは、たとえデータが有意でなかったとしても、プリプロセッサは、デジタルサンプルが十分な品質又はデータを解釈するために必要とされるよりも高い品質のサンプルであったかどうかを判定することができる。プリプロセッサは、アナログ動作が効率的であるかどうかを判定するよう夫々のセンサのための多数の異なった因子に基づきデータを解析する。データが必要とされるよりも高い品質又は精度又は分解能を有する場合には、プリプロセッサは、AFEがより低い精度、より低い帯域幅、より低い分解能、より低い電力、及び/又は何らかの他の調整において信号をサンプリングすることについて、より効率がよいと決定することができる。代替的に、サンプルが良好な読み出し(予備的処理段により所定の設定によって定義される。)を提供するには不十分な品質を有する場合には、プリプロセッサは、より高い精度、帯域幅、分解能、電力、及び/又は他の調整がより効率がよいと決定することができる。
AFEが所与の条件において特定の入力のために最大効率で動作している場合、すなわち、420が‘はい’に枝分かれする場合には、プリプロセッサは、データを、センサデータを使用する一次プロセッサへ送出することができる(424)。AFEが最大効率で動作していない場合、すなわち、420が‘いいえ’に枝分かれする場合には、プリプロセッサは、1つ以上の制御信号を生成することによってアナログコンポーネントの1つ以上の設定を調整することができる(422)。予備的処理段は、アナログコンポーネントの設定及び動作を連続的にモニタし調整することができる。一実施形態において、プリプロセッサは、夫々の入力のための設定をセーブするストレージを含む。プリプロセッサは、セーブされた設定を設定し、セーブされた設定を、プリプロセッサによって観測された動作に応じて調整することができる。
図5は、動的にプログラム可能なアナログフロントエンド回路が実装され得るコンピュータシステムの実施形態のブロック図である。システム500は、本願で記載される如何なる実施形態にも従うコンピュータデバイスに相当し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーム若しくはエンターテイメント制御システム、スキャナ、コピー機、プリンタ、ルーティング若しくはスイッチングデバイス、又は他の電子機器であることができる。システム500は、システム500のための命令の実行、動作管理、及び処理を提供するプロセッサ520を含む。プロセッサ520は、システム500のための処理を提供する如何なるタイプのマイクロプロセッサ、中央演算処理装置(CPU)、プロセッシングコア、又は他のプロセッシングハードウェアも含むことができる。プロセッサ520は、システム500の全体の動作を制御し、1つ以上のプログラム可能な汎用又は特別目的のマイクロプロセッサ、デジタル信号プロセッサ(DSP)、プログラム可能コントローラ、特定用途向け集積回路(ASIC)、プログラム可能論理デバイス(PLD;programmable logic device)、若しくは同様のもの、又はそのようなデバイスの組み合わせであるか、あるいは、それらを含むことができる。
メモリサブシステム530は、システム500のメインメモリに相当し、プロセッサ520によって実行されるコード又はルーチンを実行する際に使用されるデータ値の一時記憶を提供する。メモリサブシステム530は、リードオンリーメモリ(ROM;read-only memory)、フラッシュメモリ、1種類以上のランダムアクセスメモリ(RAM;random access memory)、若しくは他のメモリデバイス、又はそのようなデバイスの組み合わせのような、1つ以上のメモリデバイスを含むことができる。メモリサブシステム530は、とりわけ、システム500での命令の実行のためのソフトウェアプラットフォームを提供するオペレーティングシステム(OS;operating system)536を記憶し且つホスティングする。加えて、他の命令538が記憶され、システム500の処理及びロジックを提供するようメモリサブシステム530から実行される。OS536は、プロセッサ520によって実行される。メモリサブシステム530は、データ、命令、プログラム、又は他のアイテムを記憶するメモリデバイス532を含む。一実施形態において、メモリサブシステム530はメモリコントローラ534を含む。メモリコントローラ534は、メモリデバイス532へのコマンドを生成し発行するメモリコントローラである。メモリコントローラ534はプロセッサ520の物理部分であってよいことが理解されるだろう。
プロセッサ520及びメモリサブシステム530は、バス/バスシステム510へ結合されている。バス510は、適切なブリッジ、アダプタ、及び/又はコントローラによって接続される如何なる1つ以上の別個の物理バス、通信ライン/インターフェイス、及び/又はポイント・ツー・ポイント接続も表す抽象である。従って、バス510は、例えば、システムバス、ペリフェラル・コンポーネント・インターコネクト(PCI;Peripheral Component Interconnect)バス、ハイパートランスポート若しくは業界標準アーキテクチャ(ISA;industry standard architecture)バス、スモール・コンピュータ・システム・インターフェイス(SCSI;small computer system interface)バス、ユニバーサル・シリアル・バス(USB;universal serial bus)、又は電気電子技術者協会(IEEE;Institute of Electrical and Electronics Engineers)標準1394バス(一般的に「ファイアワイヤ(Firewire)」と呼ばれる。)のうちの1つ以上を含むことができる。バス510のバスはまた、ネットワークインターフェイス550におけるインターフェイスに対応することができる。
システム500は、バス510へ結合されている1つ以上の入出力(I/O)インターフェイス540、ネットワークインターフェイス550、1つ以上の内部大容量記憶デバイス560、及びペリフェラル・インターフェイス570を更に含む。I/Oインターフェイス540は、1つ以上のインターフェイスコンポーネントを含むことができ、それを通じて、ユーザはシステム500と相互作用する(例えば、ビデオ、オーディオ、及び/又は英数字インターフェイシング)。一実施形態において、I/Oインターフェイス540は、ユーザがシステム500と相互作用するための視覚的及び/若しくは触覚的な表示並びに/又は視覚的に認知可能な出力を提供するコンポーネントを含む。一実施形態において、表示は、ユーザに出力を提供するとともにユーザからの入力を受けるタッチスクリーンデバイスを含む。一実施形態において、表示は、出力をユーザに提供する高精細(HD;high definition)ディスプレイを含む。高精細は、約100PPI(pixels per inch)(ピクセル毎インチ)以上のピクセル密度を有するディスプレイを言うことができ、フルHD(例えば、1080p)、レティナ(retina)ディスプレイ、4K(超高精細若しくはUHD)、又は他のようなフォーマットを含むことができる。
ネットワークインターフェイス550は、1つ以上のネットワーク上で遠隔のデバイス(例えば、サーバ、他のコンピュータデバイス)と通信する能力をシステム500に提供する。ネットワークインターフェイス550は、Ethernet(登録商標)アダプタ、無線相互接続コンポーネント、USB(universal serial bus)、又は有線若しくは無線の標準に基づく若しくは独自仕様のインターフェイスを含むことができる。記憶部560は、1つ以上の磁気、固体状態、若しくは光学に基づくディスク、又は組み合わせのような、不揮発様態において大量のデータを記憶する如何なる従来の媒体であってもよく、あるいは、そのような媒体を含むことができる。記憶部560は、永続的な状態でコード又は命令及びデータ562を保持する(すなわち、システム500への電力の中断に関わらず値は保たれる。)。記憶部560は、総じて「メモリ」であると見なされ得るが、メモリ530は、命令をプロセッサ520へ供給する実行又は動作メモリである。記憶部560は不揮発性であり、一方で、メモリ530は不揮発性メモリを含むことができる(すなわち、電力がシステム500に対して中断される場合に、データの値又は状態は不定である。)。
ペリフェラル・インターフェイス570は、具体的に上述されていない如何なるハードウェアインターフェイスも含むことができる。ペリフェラルは、一般的に、システム500に従属的に接続するデバイスを言う。従属接続は、動作が実行され且つユーザが相互作用するソフトウェア及び/又はハードウェアプラットフォームをシステム500が提供するものである。
一実施形態において、プロセッサ520は、本願で記載される如何なる実施形態にも従うフロントエンド回路であるAFE522を含む。AFE522は、プロセッサ520を複数のセンサ524へインターフェイス接続する。センサ524は、例えば、I/Oインターフェイス540及び/又はペリフェラル・インターフェイス570を介して接続されてよい。一実施形態において、センサ524は、システム500において図示されていないインターフェイスを介して接続される。AFE522は、電圧モード及び/又は電流モード入力部を含むことができる。一実施形態において、AFE522は、フロントエンドを実装するために必要とされるアナログ回路構成の量を削減するよう、複数のセンサからの入力を多重化する。AFE522は動的に構成可能であり、このことは、フロントエンド回路がその動作及びアナログ入力のサンプリングを調整して動作の効率を改善することを可能にする。AFE522は、アナログ入力要素(特に図示せず。)へのフィードバックを生成してそれらの動作を動的に調整するプリプロセッサ(特に図示せず。)を含む。よって、AFE522は、センサとのインターフェイスの効率を改善するようランタイムで動作を変更することができる。
図6は、動的にプログラム可能なアナログフロントエンド回路が実装され得るモバイルデバイスの実施形態のブロック図である。デバイス600は、コンピュータタブレット、携帯電話機若しくはスマートフォン、無線対応電子リーダー、ウェアラブルコンピュータデバイス、又は他のモバイルデバイスのような、モバイルコンピュータデバイスに相当する。特定のコンポーネントが一般的に示されており、そのようなデバイスの全てのコンポーネントデバイス600において示されているわけではないことが理解されるだろう。
デバイス600は、デバイス600の主たる処理動作を実行するプロセッサ610を含む。プロセッサ610は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能論理デバイス、又は他のプロセッシング手段のような、1つ以上の物理デバイスを含むことができる。プロセッサ610によって実行される処理動作には、アプリケーション及び/又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行が含まれる。処理動作には、人間のユーザによる若しくは他のデバイスによるI/O(input/output)に関する動作、電力管理に関する動作、及び/又はデバイス600を他のデバイスへ接続することに関する動作が含まれる。処理動作には、オーディオI/O及び/又はディスプレイI/Oに関する動作も含まれてよい。
一実施形態において、デバイス600はオーディオサブシステム620を含む。オーディオサブシステム620は、オーディオ機能をコンピュータデバイスに提供することに関連したハードウェア(例えば、オーディオハードウェア及びオーディオ回路)及びソフトウェア(例えば、ドライバ、コーデック)コンポーネントを表す。オーディオ機能には、スピーカ及び/又はヘッドホン出力並びにマイクロホン入力が含まれ得る。そのような機能のためのデバイスは、デバイス600と一体化されるか、あるいは、デバイス600へ接続され得る。一実施形態において、ユーザは、プロセッサ610によって受け取られて処理されるオーディオコマンドを与えることによって、デバイス600と対話する。
ディスプレイサブシステム630は、ユーザがコンピュータデバイスと対話するための視覚的及び/若しくは触覚的な表示並びに/又は視覚的に認知可能な出力を提供するハードウェア(例えば、表示デバイス)及びソフトウェア(例えば、ドライバ)を表す。ディスプレイサブシステム630は、表示をユーザに提供するために使用される特定のスクリーン又はハードウェアデバイスを含む表示インターフェイス632を含む。一実施形態において、表示インターフェイス632は、表示に関する少なくとも何らかの処理を実行する、プロセッサ610とは別個のロジックを含む。一実施形態において、ディスプレイサブシステム630は、ユーザへ出力を提供するとともにユーザからの入力を受けるタッチスクリーンデバイスを含む。一実施形態において、ディスプレイサブシステム630は、出力をユーザに提供する高精細(HD)ディスプレイを含む。高精細は、約100PPI(pixels per inch)以上のピクセル密度を有するディスプレイを言うことができ、フルHD(例えば、1080p)、レティナ(retina)ディスプレイ、4K(超高精細若しくはUHD)、又は他のようなフォーマットを含むことができる。
I/Oコントローラ640は、ユーザとのインタラクションに関するハードウェアデバイス及びソフトウェアコンポーネントを表す。I/Oコントローラ640は、オーディオサブシステム620及び/又はディスプレイサブシステム630の部分であるハードウェアを管理するよう動作することができる。加えて、I/Oコントローラ640は、デバイス600へ接続する追加のデバイスのための接続点を表し、それを通じてユーザはシステムと相互作用してよい。例えば、デバイス600に取り付けられ得るデバイスには、マイクロホンデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他の表示デバイス、キーボード若しくはキーパッドデバイス、又はカードリーダ若しくは他のデバイスのような特定の用途により使用される他のI/Oデバイスが含まれ得る。
上述されたように、I/Oコントローラ640は、オーディオサブシステム620及び/又はディスプレイサブシステム630と相互作用することができる。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、デバイス600の1つ以上のアプリケーション又は機能のための入力又はコマンドを与えることができる。加えて、オーディオ出力は、ディスプレイ出力の代わりに、又はそれに加えて供給され得る。他の例では、ディスプレイサブシステム630がタッチスクリーンを含む場合には、表示デバイスは入力デバイスとしても働き、I/Oコントローラ640によって少なくとも部分的に管理され得る。I/Oコントローラ640によって管理されるI/O機能を提供するようデバイス600には更なるボタン又はスイッチも存在することができる。
一実施形態において、I/Oコントローラ640は、例えば、加速度計、カメラ、光センサ若しくは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム(GPS;global positioning system)、又はデバイス600に含まれ得る他のハードウェアのような、デバイスを管理する。入力は、直接的なユーザインタラクションの部分であることができるとともに、環境入力をシステムに与えてその動作(例えば、雑音のフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能)に作用することができる。一実施形態において、デバイス600は、バッテリ電力使用量、バッテリの充電、及び電力節約動作に関する機能を管理するパワーマネージメント650を含む。
メモリサブシステム660は、情報をデバイス600において記憶するためのメモリデバイス662を含む。メモリサブシステム660は、不揮発性(メモリデバイスへの電力が中断される場合に状態が変化しない。)及び/又は揮発性(メモリデバイスへの電力が中断される場合に状態が不定である。)メモリデバイスを含むことができる。メモリ660は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、又は他のデータとともに、システム600のアプリケーション及び機能の実行に関するシステムデータ(長期又は一時に関わらず。)を記憶することができる。一実施形態において、メモリサブシステム660はメモリコントローラ664を含む(メモリコントローラ664は、システム600の制御の部分とも見なされてよく、場合によっては、プロセッサ610の部分と見なされてよい。)。メモリコントローラ664は、メモリデバイス662へのコマンドを生成し発行するスケジューラを含む。
コネクティビティ670は、デバイス600が外部のデバイスと通信することを可能にするハードウェアデバイス(例えば、無線及び/又は有線コネクタ並びに通信ハードウェア)及びソフトウェアコンポーネント(例えば、ドライバ、プロトコルスタック)を含む。外部のデバイスは、他のコンピュータデバイス、無線アクセスポイント又は基地局のような別個デバイス、並びにヘッドセット、プリンタ又は他のデバイスのような周辺機器であってよい。
コネクティビティ670は、多種多様なタイプのコネクティビティを含むことができる。一般的に言えば、デバイス600は、セルラーコネクティビティ672及び無線コネクティビティ674により表されている。セルラーコネクティビティ672は、例えば、GSM(global system for mobile communications)又は変形若しくは派生、CDMA(code division multiple access)又は変形若しくは派生、TDM(time division multiplexing)又は変形若しくは派生、LTE(long-term evolution、「4G」とも呼ばれる。)、あるいは他のセルラーサービス標準を介して提供されるような、無線キャリアによって提供されるセルラーネットワークコネクティビティを言う。無線コネクティビティ674は、セルラーではない無線コネクティビティを言い、パーソナルエリアネットワーク(例えば、Bluetooth(登録商標))、ローカルエリアネットワーク(例えば、Wi−Fi(登録商標))、及び/又はワイドエリアネットワーク(例えば、WiMAX(登録商標))、あるいは、他の無線通信を含むことができる。無線通信は、非個体媒体を通じた変調された電磁放射の使用によるデータの転送を言う。
周辺接続680は、周辺接続を行うハードウェアインターフェイス及びコネクタ並びにソフトウェアコンポーネント(例えば、ドライバ、プロトコルスタック)を含む。デバイス600は、他のコンピュータデバイスへの周辺機器であってよく(“to”1682)、更には、周辺機器を自身に接続されることも可能である(“from”1684)ことが理解されるだろう。デバイス600は、デバイス600においてコンテンツを管理すること(例えば、ダウンロード及び/又はアップロード、変更、同期化)のような目的のために、他のコンピュータデバイスへ接続するための“ドッキング”コネクタを一般的に備える。加えて、ドッキングコネクタは、デバイス600が、例えば、オーディオビジュアル又は他のシステムへ出力されるコンテンツを制御することを可能にする特定の周辺機器へ、デバイス600が接続することを可能にすることができる。
独自仕様のドッキングコネクタ又は他の独自仕様の接続ハードウェアに加えて、デバイス600は、共通の又は標準規格に基づいたコネクタを介して周辺機器接続680を行うことができる。共通のタイプには、ユニバーサル・シリアル・バス(USB)コネクタ(多種多様なハードウェアインターフェイスのいずれかを含むことができる。)、ミニディスプレイポート(MDP;MiniDisplayPort)を含むディスプレイポート、高精細マルチメディアインターフェイス(HDMI)、ファイアワイヤ、又は他のタイプが含まれ得る。
一実施形態において、プロセッサ610は、本願で記載される如何なる実施形態にも従うフロントエンド回路であるAFE612を含む。AFE612は、プロセッサ610を複数のセンサ(特に図示されないが、I/Oコントローラ640を介して接続されてよい。)へインターフェイス接続する。AFE612は、電圧モード及び/又は電流モード入力部を含むことができる。一実施形態において、AFE612は、フロントエンドを実装するために必要とされるアナログ回路構成の量を削減するよう、複数のセンサからの入力を多重化する。AFE612は動的に構成可能であり、このことは、フロントエンド回路がその動作及びアナログ入力のサンプリングを調整して動作の効率を改善することを可能にする。AFE612は、アナログ入力要素(特に図示せず。)へのフィードバックを生成してそれらの動作を動的に調整するプリプロセッサ(特に図示せず。)を含む。よって、AFE612は、センサとのインターフェイスの効率を改善するようランタイムで動作を変更することができる。
一態様において、デジタルプロセッサを複数のアナログデバイスとインターフェイス接続する方法は、アナログインターフェイスコンポーネント及びプリプロセッサコンポーネントを含む動的に構成可能なフロントエンド回路において複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信するステップと、前記フロントエンド回路により前記アナログ入力信号をサンプリングするステップであり、前記プリプロセッサコンポーネントにより前記アナログ入力信号を解析することを含むステップと、如何にして前記フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう、前記プリプロセッサコンポーネントによる前記解析に基づき、前記プリプロセッサコンポーネントから前記アナログインターフェイスコンポーネントへ制御信号を送るステップとを含む。
一実施形態において、複数のアナログ入力信号を受信するステップは、少なくとも1つの電圧モード信号を受信することを有する。一実施形態において、複数のアナログ入力信号を受信するステップは、少なくとも1つの電流モード信号を受信することを有する。一実施形態において、複数のアナログ入力信号を受信するステップは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を受けることを有する。一実施形態において、前記アナログ入力信号を解析することは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定することを更に有する。一実施形態において、前記アナログ入力信号を解析することは、デジタルフィルタリングを実行することを有する。一実施形態において、前記アナログ入力信号を解析することは、信号平滑化を実行することを有する。一実施形態において、前記アナログ入力信号を解析することは、離散フーリエ変換を実行することを有する。一実施形態において、前記アナログ入力信号を解析することは、信号特徴認識を実行することを有する。一実施形態において、前記制御信号を送るステップは、増幅器ゲイン制御信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、増幅器帯域幅制御信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、増幅器の一部分をシャットダウンする信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、入力マルチプレクサ制御信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、アナログ−デジタル変換器サンプリングレート制御信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、ウェイクアップ信号を送ることを有する。一実施形態において、前記制御信号を送るステップは、スリープ信号を送ることを有する。一実施形態において、当該方法は、単一のアナログ−デジタル変換器により前記複数のアナログ入力信号を多重化するステップを更に有する。
一態様において、デジタルプロセッサを複数のアナログデバイスとインターフェイス接続するフロントエンド回路は、複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信する複数のアナログ入力ハードウェアインターフェイスと、前記アナログ入力信号をサンプリングするアナログ−デジタル変換回路と、前記アナログ入力信号を解析し、如何にして当該フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう前記解析に基づき前記アナログ−デジタル変換回路へ制御信号を送る信号制御及び処理ブロック(SCP)とを有する。
一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力を含む。一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電流モード信号入力を含む。一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を含む。一実施形態において、前記SCPは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定することを含めて、前記アナログ入力信号を解析する。一実施形態において、前記SCPは、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行することを含めて、前記アナログ入力信号を解析する。一実施形態において、前記SCPは、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送ることを含めて、前記制御信号を送る。一実施形態において、前記SCPは、前記信号が増幅される必要がないと前記解析により決定することに応答して、入力に増幅器をバイパスさせるよう前記制御信号を送る。一実施形態において、当該フロントエンド回路は、前記複数のアナログ入力信号を単一のアナログ−デジタル変換器へと多重化するマルチプレクサを更に有する。
一態様において、デジタルプロセッサを複数のアナログデバイスとインターフェイス接続するフロントエンド回路を備えるシステムは、複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信する複数のアナログ入力ハードウェアインターフェイスと、前記アナログ入力信号をサンプリングするアナログ−デジタル変換回路と、前記アナログ入力信号を解析し、如何にして当該フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう前記解析に基づき前記アナログ−デジタル変換回路へ制御信号を送る信号制御及び処理ブロック(SCP)とを有するフロントエンド回路と、該フロントエンド回路へ結合され、該フロントエンド回路からアナログ入力信号サンプルを受信するプロセッサと、該プロセッサへ結合され、前記フロントエンド回路で受信されたデータに基づき視覚的に認知可能な出力を生成する高精細ディスプレイとを有する。
一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力を含む。一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電流モード信号入力を含む。一実施形態において、前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を含む。一実施形態において、前記SCPは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定することを含めて、前記アナログ入力信号を解析する。一実施形態において、前記SCPは、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行することを含めて、前記アナログ入力信号を解析する。一実施形態において、前記SCPは、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送ることを含めて、前記制御信号を送る。一実施形態において、前記SCPは、前記信号が増幅される必要がないと前記解析により決定することに応答して、入力に増幅器をバイパスさせるよう前記制御信号を送る。一実施形態において、前記フロントエンド回路は、前記複数のアナログ入力信号を単一のアナログ−デジタル変換器へと多重化するマルチプレクサを更に有する。
一態様において、実行される場合に、デジタルプロセッサを複数のアナログデバイスとインターフェイス接続する動作を実施するコンテンツが記憶されているコンピュータ可読記憶媒体を有する製品であって、前記コンテンツは、アナログインターフェイスコンポーネント及びプリプロセッサコンポーネントを含む動的に構成可能なフロントエンド回路において複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信することと、前記フロントエンド回路により前記アナログ入力信号をサンプリングし、前記プリプロセッサコンポーネントにより前記アナログ入力信号を解析することを含むことと、如何にして前記フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう、前記プリプロセッサコンポーネントによる前記解析に基づき、前記プリプロセッサコンポーネントから前記アナログインターフェイスコンポーネントへ制御信号を送ることとを含む、製品が提供される。
一実施形態において、複数のアナログ入力信号を受信するコンテンツは、少なくとも1つの電圧モード信号を受信するコンテンツを有する。一実施形態において、複数のアナログ入力信号を受信するコンテンツは、少なくとも1つの電流モード信号を受信するコンテンツを有する。一実施形態において、複数のアナログ入力信号を受信するコンテンツは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を受けるコンテンツを有する。一実施形態において、前記アナログ入力信号を解析するコンテンツは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定するコンテンツを更に有する。一実施形態において、前記アナログ入力信号を解析するコンテンツは、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行するコンテンツを有する。一実施形態において、前記制御信号を送るコンテンツは、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送るコンテンツを有する。一実施形態において、当該製品の前記コンピュータ可読記憶媒体は、単一のアナログ−デジタル変換器により前記複数のアナログ入力信号を多重化するコンテンツを更に有する。
一態様において、デジタルプロセッサを複数のアナログデバイスとインターフェイス接続する装置は、アナログインターフェイスコンポーネント及びプリプロセッサコンポーネントを含む動的に構成可能なフロントエンド回路において複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信する手段と、前記フロントエンド回路により前記アナログ入力信号をサンプリングする手段であり、前記プリプロセッサコンポーネントにより前記アナログ入力信号を解析することを含む手段と、如何にして前記フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう、前記プリプロセッサコンポーネントによる前記解析に基づき、前記プリプロセッサコンポーネントから前記アナログインターフェイスコンポーネントへ制御信号を送る手段とを有する。
一実施形態において、複数のアナログ入力信号を受信する手段は、少なくとも1つの電圧モード信号を受信する手段を有する。一実施形態において、複数のアナログ入力信号を受信する手段は、少なくとも1つの電流モード信号を受信する手段を有する。一実施形態において、複数のアナログ入力信号を受信する手段は、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を受ける手段を有する。一実施形態において、前記アナログ入力信号を解析する手段は、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定する手段を更に有する。一実施形態において、前記アナログ入力信号を解析する手段は、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行する手段を有する。一実施形態において、前記制御信号を送る手段は、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送る手段を有する。一実施形態において、当該装置は、単一のアナログ−デジタル変換器により前記複数のアナログ入力信号を多重化する手段を更に有する。
本願で表されているフロー図は、様々なプロセス動作のシーケンスの例を提供する。フロー図は、ソフトウェア又はファームウェアルーチンによって実行される動作と、物理動作とを含むことができる。一実施形態において、フロー図は、ハードウェア及び/又はソフトウェアにおいて実装され得る有限状態機械(FSM;finite state machine)を表すことができる。特定のシーケンス又は順序で示されているとしても、特段示されない限りは、動作の順序は変更され得る。よって、表されている実施形態は、単に一例として理解されるべきであり、プロセスは異なる順序で実施されてよく、いくつかの動作は同時に実施されてよい。加えて、1つ以上の動作は、様々な実施形態において省略され得る。よって、全ての動作があらゆる実施形態で必要とされるわけではない。他のプロセスフローが可能である。
様々な動作又は機能が本願で記載されている限りにおいて、それらは、ソフトウェアコード、命令、構成、及び/又はデータとして記述又は定義され得る。コンテンツは、直接に実行ファイル(“オブジェクト”若しくは“実行可能”形式)、ソースコード、又は異なるコード(“デルタ”若しくは“パッチ”コード)であることができる。本願で記載される実施形態のソフトウェアコンテンツは、コンテンツが記憶されている製品を介して、又は通信インターフェイスを介してデータを送信するよう通信インターフェイスを作動させる方法を介して、提供され得る。マシン読み取り可能な記憶媒体は、記載されている機能又は動作をマシンに実行させることができ、追記型/非追記型媒体(例えば、リードオンリーメモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、など)のような、マシン(例えば、コンピュータデバイス、電子システム、など)によってアクセス可能な形で情報を記憶する如何なるメカニズムも含む。通信インターフェイスは、メモリバス、プロセッサバスインターフェイス、インターネット接続、ディスクコントローラ、などのような、他のデバイスと通信するようハードワイヤード、無線、光、などの媒体のいずれかとインターフェイス接続する如何なるメカニズムも含む。通信インターフェイスは、ソフトウェアコンテンツを記述するデータ信号を提供するように通信インターフェイスを準備するよう、構成パラメータを供給すること及び/又は信号を送信することによって構成され得る。通信インターフェイスは、通信インターフェイスへ送信される1つ以上のコマンド又は信号を介してアクセスされ得る。
本願で記載される様々なコンポーネントは、記載されている動作又は機能を実行する手段であることができる。本願で記載される夫々のコンポーネントは、ソフトウェア、ハードウェア、又はそれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特別目的のハードウェア(例えば、特定用途向けハードウェア、特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、など)、埋め込みコントローラ、ハードワイヤード回路構成、などとして実装され得る。
本願で記載されるものに加えて、開始されている実施形態及び発明の実施に対して、それらの適用範囲を逸脱することなしに、様々な変更が行われ得る。従って、本願における説明及び例は、制限的な意味ではなく、例示の意味において解釈されるべきである。本発明の適用範囲は、続く特許請求の範囲を参照することのみにより評価されるべきである。

Claims (21)

  1. デジタルプロセッサを複数のアナログデバイスとインターフェイス接続する方法であって、
    アナログインターフェイスコンポーネント及びプリプロセッサコンポーネントを含む動的に構成可能なフロントエンド回路において複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信するステップと、
    前記フロントエンド回路により前記アナログ入力信号をサンプリングするステップであり、前記プリプロセッサコンポーネントにより前記アナログ入力信号を解析することを含むステップと、
    如何にして前記フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう、前記プリプロセッサコンポーネントによる前記解析に基づき、前記プリプロセッサコンポーネントから前記アナログインターフェイスコンポーネントへ制御信号を送るステップと
    を有する方法。
  2. 複数のアナログ入力信号を受信するステップは、少なくとも1つの電圧モード信号を受信することを有する、
    請求項1に記載の方法。
  3. 複数のアナログ入力信号を受信するステップは、少なくとも1つの電流モード信号を受信することを有する、
    請求項1に記載の方法。
  4. 複数のアナログ入力信号を受信するステップは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を受けることを有する、
    請求項1に記載の方法。
  5. 前記アナログ入力信号を解析することは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定することを更に有する、
    請求項1に記載の方法。
  6. 前記アナログ入力信号を解析することは、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行することを有する、
    請求項1に記載の方法。
  7. 前記制御信号を送るステップは、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送ることを有する、
    請求項1に記載の方法。
  8. 単一のアナログ−デジタル変換器により前記複数のアナログ入力信号を多重化するステップ
    を更に有する請求項1に記載の方法。
  9. デジタルプロセッサを複数のアナログデバイスとインターフェイス接続するフロントエンド回路であって、
    複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信する複数のアナログ入力ハードウェアインターフェイスと、
    前記アナログ入力信号をサンプリングするアナログ−デジタル変換回路と、
    前記アナログ入力信号を解析し、如何にして当該フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう前記解析に基づき前記アナログ−デジタル変換回路へ制御信号を送る信号制御及び処理ブロック(SCP)と
    を有するフロントエンド回路。
  10. 前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力を含む、
    請求項9に記載のフロントエンド回路。
  11. 前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電流モード信号入力を含む、
    請求項9に記載のフロントエンド回路。
  12. 前記複数のアナログ入力ハードウェアインターフェイスは、少なくとも1つの電圧モード信号入力及び少なくとも1つの電流モード信号入力を含む、
    請求項9に記載のフロントエンド回路。
  13. 前記SCPは、予備的処理をされた入力信号を関連するプロセッサへ送るべきか又は前記入力信号をドロップすべきかどうかを判定することを含めて、前記アナログ入力信号を解析する、
    請求項9に記載のフロントエンド回路。
  14. 前記SCPは、デジタルフィルタリング、信号平滑化、離散フーリエ変換、又は信号特徴認識のうちの1つ以上を実行することを含めて、前記アナログ入力信号を解析する、
    請求項9に記載のフロントエンド回路。
  15. 前記SCPは、増幅器ゲイン制御信号、増幅器帯域幅制御信号、増幅器の一部分をシャットダウンする信号、入力マルチプレクサ制御信号、アナログ−デジタル変換器サンプリングレート制御信号、ウェイクアップ信号、又はスリープ信号のうちの1つ以上を送ることを含めて、前記制御信号を送る、
    請求項9に記載のフロントエンド回路。
  16. 前記SCPは、前記信号が増幅される必要がないと前記解析により決定することに応答して、入力に増幅器をバイパスさせるよう前記制御信号を送る、
    請求項9に記載のフロントエンド回路。
  17. 前記複数のアナログ入力信号を単一のアナログ−デジタル変換器へと多重化するマルチプレクサ
    を更に有する請求項9に記載のフロントエンド回路。
  18. デジタルプロセッサを複数のアナログデバイスとインターフェイス接続するフロントエンド回路を備えるシステムであって、
    複数の異なるアナログデバイスから複数の未処理のアナログ入力信号を受信する複数のアナログ入力ハードウェアインターフェイスと、前記アナログ入力信号をサンプリングするアナログ−デジタル変換回路と、前記アナログ入力信号を解析し、如何にして当該フロントエンド回路が前記アナログ入力信号をサンプリングするかを動的に調整するよう前記解析に基づき前記アナログ−デジタル変換回路へ制御信号を送る信号制御及び処理ブロック(SCP)とを有するフロントエンド回路と、
    前記フロントエンド回路へ結合され、該フロントエンド回路からアナログ入力信号サンプルを受信するプロセッサと、
    前記プロセッサへ結合され、前記フロントエンド回路で受信されたデータに基づき視覚的に認知可能な出力を生成する高精細ディスプレイと
    を有するシステム。
  19. コンピュータで実行される場合に、該コンピュータに、請求項1乃至8のうちいずれか一項に記載の方法を実施させるコンピュータプログラム。
  20. 光検出及びレンジングのための装置であって、
    請求項1乃至8のうちいずれか一項に記載の方法を実行する動作を実施する手段を有する装置。
  21. 請求項19に記載のコンピュータプログラムを記憶しているコンピュータ可読記憶媒体。
JP2016569435A 2014-06-28 2015-06-26 動的に構成可能なアナログフロントエンド回路 Active JP6316988B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/318,635 US9612993B2 (en) 2014-06-28 2014-06-28 Dynamically configurable analog frontend circuitry
US14/318,635 2014-06-28
PCT/US2015/037996 WO2015200802A1 (en) 2014-06-28 2015-06-26 Dynamically configurable analog frontend circuitry

Publications (2)

Publication Number Publication Date
JP2017522643A true JP2017522643A (ja) 2017-08-10
JP6316988B2 JP6316988B2 (ja) 2018-04-25

Family

ID=54930681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016569435A Active JP6316988B2 (ja) 2014-06-28 2015-06-26 動的に構成可能なアナログフロントエンド回路

Country Status (5)

Country Link
US (1) US9612993B2 (ja)
EP (1) EP3162013B1 (ja)
JP (1) JP6316988B2 (ja)
TW (1) TWI565269B (ja)
WO (1) WO2015200802A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825641B1 (en) * 2014-09-12 2017-11-21 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Reconfigurable sensor monitoring system
US9312876B1 (en) 2014-09-24 2016-04-12 Intel Corporation Asynchronous low-power analog-to-digital converter circuit with configurable thresholds
US9690361B2 (en) * 2014-12-24 2017-06-27 Intel Corporation Low-power context-aware control for analog frontend
IL244746B (en) 2016-03-24 2021-03-25 Pulsenmore Ltd A complete system for linking sensors to smart devices
JP6677563B2 (ja) * 2016-04-06 2020-04-08 ローム株式会社 Δσa/dコンバータ、a/dコンバータ集積回路
US10101175B2 (en) 2016-11-15 2018-10-16 Industrial Technology Research Institute Sensor interface circuit and sensor output adjusting method
US10228399B2 (en) 2017-01-12 2019-03-12 Simmonds Precision Products, Inc. Configurable smart sensor systems
US20180263521A1 (en) 2017-03-17 2018-09-20 Tribe Private Company System and method for emg signal acquisition
CN108628798B (zh) * 2017-03-20 2020-10-20 大唐移动通信设备有限公司 一种板卡、芯片加载配置信息的方法及fpga
TWI676894B (zh) * 2018-05-15 2019-11-11 大陸商太普動力新能源(常熟)股份有限公司 可變電壓的USB type-C通用序列匯流排裝置
US20200064291A1 (en) * 2018-08-22 2020-02-27 AerNos, Inc. Pattern recognition algorithm for identifying and quantifying single and mixed contaminants in air with an array of nanomaterial-based gas sensors
US11371976B2 (en) 2018-08-22 2022-06-28 AerNos, Inc. Systems and methods for an SoC based electronic system for detecting multiple low concentration gas levels
US11533055B2 (en) 2018-09-07 2022-12-20 Cypress Semiconductor Corporation Ultra-low power adaptively reconfigurable system
WO2020152716A1 (en) * 2019-01-25 2020-07-30 Ankur Anchlia System-on-chip interfaced with sensor for processing sensor output signals
EP3792777A1 (en) * 2019-09-13 2021-03-17 Viavi Solutions France SAS Multiple front-end device based high speed optical time domain reflectometer acquisition
US11215528B2 (en) 2019-09-13 2022-01-04 Viavi Solutions France SAS Multiple front-end device based high speed optical time domain reflectometer acquisition
US11476863B2 (en) * 2019-11-08 2022-10-18 Analog Devices International Unlimited Company Signal dependent reconfigurable data acquisition system
KR102545662B1 (ko) * 2020-10-22 2023-06-20 주식회사 모빅랩 센서의 임계치를 설정하는 방법
CN113641618B (zh) * 2021-08-12 2024-06-18 海信空调有限公司 Iic通讯控制方法、用电设备和计算机可读存储介质
US11856311B1 (en) * 2022-08-25 2023-12-26 Aspinity, Inc. Motion detection based on analog video stream

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290373A (ja) * 2008-05-27 2009-12-10 Panasonic Electric Works Tatsuno Co Ltd A/d変換装置
JP2011139160A (ja) * 2009-12-25 2011-07-14 Canon Inc 画像処理装置及びその制御方法、コンピュータプログラム
JP2011216973A (ja) * 2010-03-31 2011-10-27 Mega Chips Corp センサネットワークシステムおよび設定方法
JP2012173844A (ja) * 2011-02-18 2012-09-10 Renesas Electronics Corp データ解析装置、統合プログラム生成装置、および、データ解析システム
US20140040706A1 (en) * 2010-01-29 2014-02-06 Sk Hynix Memory Solutions Inc. Data independent error computation and usage with decision directed error computation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5005142A (en) * 1987-01-30 1991-04-02 Westinghouse Electric Corp. Smart sensor system for diagnostic monitoring
US7061993B2 (en) * 2001-08-29 2006-06-13 Sony Corporation CDMA receiver architecture for lower bypass switch point
US8446530B2 (en) 2001-09-28 2013-05-21 Entropic Communications, Inc. Dynamic sampling
US7411533B2 (en) 2006-10-05 2008-08-12 Intel Corporation ADC for simultaneous multiple analog inputs
US7705756B2 (en) 2006-11-03 2010-04-27 Slicex, Inc. Multi-channel analog-to-digital converter
US8005642B2 (en) 2008-06-26 2011-08-23 Infineon Technologies Ag Predictive angular sensor readout
CN102090067B (zh) 2008-08-04 2013-03-20 松下电器产业株式会社 摄像装置、图像处理方法、图像处理程序及半导体集成电路
US9252769B2 (en) 2011-10-07 2016-02-02 Microchip Technology Incorporated Microcontroller with optimized ADC controller
US9184712B2 (en) * 2011-12-21 2015-11-10 Intel Corporation Low power high-speed digital receiver
US8766939B2 (en) 2012-01-09 2014-07-01 Broadcom Corporation Highly configurable analog preamp with analog to digital converter
US8754972B2 (en) * 2012-02-01 2014-06-17 Kla-Tencor Corporation Integrated multi-channel analog front end and digitizer for high speed imaging applications
KR101926605B1 (ko) * 2012-02-27 2018-12-07 삼성전자 주식회사 멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기
US8767098B2 (en) * 2012-08-30 2014-07-01 Omnivision Technologies, Inc. Method and apparatus for reducing noise in analog image data of a CMOS image sensor
US9722729B2 (en) * 2013-05-31 2017-08-01 Qualcomm Incorporated Extracting zero cross information in a powerline communication device
US9124246B2 (en) * 2013-09-25 2015-09-01 Qualcomm Incorporated Baseband processing circuitry

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290373A (ja) * 2008-05-27 2009-12-10 Panasonic Electric Works Tatsuno Co Ltd A/d変換装置
JP2011139160A (ja) * 2009-12-25 2011-07-14 Canon Inc 画像処理装置及びその制御方法、コンピュータプログラム
US20140040706A1 (en) * 2010-01-29 2014-02-06 Sk Hynix Memory Solutions Inc. Data independent error computation and usage with decision directed error computation
JP2011216973A (ja) * 2010-03-31 2011-10-27 Mega Chips Corp センサネットワークシステムおよび設定方法
JP2012173844A (ja) * 2011-02-18 2012-09-10 Renesas Electronics Corp データ解析装置、統合プログラム生成装置、および、データ解析システム

Also Published As

Publication number Publication date
TWI565269B (zh) 2017-01-01
WO2015200802A1 (en) 2015-12-30
TW201618510A (zh) 2016-05-16
EP3162013B1 (en) 2020-07-22
JP6316988B2 (ja) 2018-04-25
US20150378954A1 (en) 2015-12-31
US9612993B2 (en) 2017-04-04
EP3162013A1 (en) 2017-05-03
EP3162013A4 (en) 2018-01-17

Similar Documents

Publication Publication Date Title
JP6316988B2 (ja) 動的に構成可能なアナログフロントエンド回路
KR102443490B1 (ko) 아날로그 프론트엔드를 위한 저전력 컨텍스트 인식 제어
US9451358B2 (en) System and method for adjusting microphone functionality
US10269343B2 (en) Audio processing using an intelligent microphone
JP6930700B2 (ja) 適応可能な深度検知システム
US10496440B2 (en) Method for allocating processor resources and mobile terminal
JP2017050853A (ja) イベント基盤センサ及びイベント基盤センサのピクセル
US20220337958A1 (en) Micro-electro-mechanical acoustic transducer device with improved detection features and corresponding electronic apparatus
US9952650B2 (en) Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching
US20160149549A1 (en) Alarm tone adjustment circuit and electronic device applying the circuit
US20160054422A1 (en) System and Method for Providing an Accurate and Cost-Effective Current Sensor Calibration
CN111131612B (zh) 屏幕色温控制方法、装置、存储介质及移动终端
US10990216B2 (en) Method for adjustment touch screen, touch chip, and electronic terminal
TWI493889B (zh) 低功率消雜訊電路、使用低功率消雜訊電路來偵測訊號之方法、及計算系統
US20160019181A1 (en) Motherboard and electronic device using the same
WO2017215658A1 (zh) 音效添加方法及用户终端
US20200043444A1 (en) Apparatus and Method for Fast Memory Validation in a Baseboard Management Controller
KR20160042618A (ko) 이동 단말기 및 그 제어방법
GB2567527A (en) Loudspeaker system
Shan et al. Control of acoustic signal processing in physiological experiments using psocs
US9164943B2 (en) Self correction logic for serial-to-parallel converters
JP6341078B2 (ja) サーバ装置、プログラム及び情報処理方法
JP2018088674A (ja) 映像伝送システム

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20171204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180328

R150 Certificate of patent or registration of utility model

Ref document number: 6316988

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250