JP2012169564A - ウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法 - Google Patents

ウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法 Download PDF

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敏明 奥野
Katsuyuki Inoue
勝之 井上
Takashi Fujiwara
剛史 藤原
Tomonori Seki
知範 積
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Abstract

【課題】ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供する。
【解決手段】面内に複数の半導体チップ１が搭載又は形成された基部用ウエハ２２と基部用ウエハ２２に対向するカバー部用ウエハ２３とを備える。基部用ウエハ２２とカバー部用ウエハ２３とは各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合されている。互いに隣接する各半導体チップ１におけるシール枠４同士の間には隙間２４が形成されている。互いに隣接する各半導体チップ１のシール枠４の隙間２４には、両シール枠４を互いに部分的に連結する部分連結部２６が設けられている。
【選択図】図１

Description

本発明は、第１のウエハの面内に複数のチップを搭載又は形成し、第２のウエハを接合して各チップをシール枠にて封止するウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法に関するものである。詳細には、ダイシング時におけるシール枠のクラックの発生を回避し、かつウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージに関する。
近年、携帯電話、モバイルコンピュータ、パーソナル携帯情報機器（ＰＤＡ）、デジタルスチルカメラ（ＤＳＣ）等に代表されるエレクトニクス製品は、小型化、軽量化及び高機能化が飛躍的に進んでいる。これらの市場動向に伴い、エレクトロニクス製品に搭載される半導体パッケージについても、小型化、薄肉化、軽量化及び実装基板への高密度実装が強く要求されてきている。
このような背景の下、ウエハ状態のままでパッケージングまで行うウエハレベルパッケージと呼ばれる新しい半導体パッケージ技術が注目されている。ウエハレベルパッケージは、ウエハプロセスにて再配線や電極形成、樹脂封止及びダイシングまでを全て行い、最終的にウエハを切断した半導体チップの大きさがそのままパッケージの大きさとなるものである。このため、ウエハレベルパッケージは、小型化及び軽量化の観点からも理想的であるといえ、既に携帯電話等に採用されている。
このようなウエハレベルパッケージの従来技術は、具体的には、特許文献１〜特許文献３に開示されている。
特許文献１に開示されたウエハレベルパッケージ１００は、図９に示すように、最初に、外部電気端子１０１を有するカバーウエハ１０２を、複数の半導体チップ１０３を搭載した基板ウエハ１０４上に配置し、次いで、カバーウエハ１０２を基板ウエハ１０４に接合することにより各半導体チップ１０３をシール枠であるシールリング１０５にてシールし、カバーウエハ１０２の外部電気端子１０１と、基板ウエハ１０４に搭載された半導体チップ１０３との間に導電性経路１０６により電気的な連絡を形成したものからなっている。
上記のウエハレベルパッケージ１００では、図１０（ａ）（ｂ）に示すように、各半導体チップ１０３…の周囲が全てシールリング１０５となっており、図１１（ａ）（ｂ）に示すように、そのシールリング１０５をダイシングライン１０７にてダイシングして個々のパッケージに細分化するものとなっている。
また、特許文献２に開示されたウエハレベルパッケージ２００は、図１２（ａ）（ｂ）に示すように、シリコン（Ｓｉ）からなるキャップウエハ２０１とデバイス２０２を搭載又は形成した基部ウエハ２０３とを接合したものからなっている。接合部分は、キャップウエハ２０１の一部を除去することにより形成したシールリングであるガスケット２０４と基部ウエハ２０３とが接合材料２０５にて接着されてなっていると共に、ガスケット２０４内の空間部分は樹脂２０６にて封止されている。
上記ウエハレベルパッケージ２００では、図１３（ａ）（ｂ）に示すように、隣接するデバイス２０２の周囲におけるガスケット２０４・２０４の間には隙間２０７が存在し、図１４（ａ）（ｂ）に示すように、この隙間２０７にてダイシングして、個々のパッケージに細分化されるものとなっている。
尚、特許文献３に開示されたウエハレベルパッケージも特許文献２に開示されたウエハレベルパッケージ２００と同様の構成を有している。
特開平６−３１８６２５号公報（１９９４年１１月１５日公開） 特開２００３−２０４００５号公報（２００３年７月１８日公開） 米国特許出願公開第２００９／０１９４８６１号明細書（２００９年８月６日公開）
しかしながら、上記従来の特許文献１に記載のウエハレベルパッケージ１００では、ダイシングライン１０７がシールリング１０５に存在するため、ダイシング時に発生したクラックがシールリング１０５に残り、信頼性試験において劣化要因となるという問題点を有している。
また、上記従来の特許文献２に記載のウエハレベルパッケージ２００では、隣接するガスケット２０４・２０４の間に隙間２０７が存在する。このため、ウェットプロセスや液体での浸漬洗浄においては、この隙間２０７に液体が浸入するので、ウェットプロセスや液体洗浄後に高温のプロセスを通すと、水等の液体が一気に蒸発してキャップウエハ２０１とデバイス２０２を搭載又は形成した基部ウエハ２０３とが剥離してしまうという問題点を有している。したがって、この問題を回避するためには１００℃で長時間ベークをしなければならず、作業時間の増大を招く。特許文献３に記載のウエハレベルパッケージでも同様である。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供することにある。
本発明のウエハレベルパッケージは、上記課題を解決するために、面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを備え、上記第１のウエハと第２のウエハとは各チップの周りを封止する枠状のシール枠を挟んで接合されているウエハレベルパッケージにおいて、互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されていると共に、互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が設けられていることを特徴としている。
本発明のチップサイズパッケージデバイスは、上記課題を解決するために、面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを、各チップの周りを封止する枠状のシール枠を挟んで接合したウエハレベルパッケージを個片化したチップサイズパッケージデバイスにおいて、互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されており、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が形成されていると共に、上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化されていることを特徴としている。
本発明のウエハレベルパッケージの製造方法は、上記課題を解決するために、面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを、各チップの周りを封止する枠状のシール枠を挟んで接合したものを個片化するウエハレベルパッケージの製造方法において、互いに隣接する各チップにおけるシール枠同士の間に隙間を形成し、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部を有するようにシール枠を形成するシール枠形成工程と、上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化するダイシング工程とを含んでいることを特徴としている。
上記の発明によれば、互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されている。このため、ダイシング工程にて個片化する場合には、互いに隣接する各チップにおけるシール枠同士の間に形成された隙間をダイシングすることができる。この結果、シール枠を直接的にダイシングするのではないので、シール枠にクラックが残らない。
また、互いに隣接する各チップにおけるシール枠間の隙間が部分連結部にて塞がれている。このため、第１のウエハと第２のウエハとをシール枠を挟んで接合した状態においても、外部から水等の液体が浸入しない。この結果、第１のウエハと第２のウエハとをシール枠を挟んで接合した状態において、ウェットプロセスや液体洗浄を施し、かつその後に高温のプロセスを通しても、液体が一気に蒸発して接合ウエハが剥離するということがない。
したがって、ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供することができる。
本発明のウエハレベルパッケージでは、前記複数のチップは、第１のウエハの面内においてアレイ状に配列されて搭載又は形成されていると共に、前記部分連結部は、互いに対向するシール枠の対向側中心部に設けられていることが好ましい。
一般的に、異なる材料が積層されたデバイスでは、温度変化時における熱膨張係数の差によって応力が発生する。この応力はデバイスの中心から遠い場所程大きくなってしまうため、部分連結部を最もデバイスの中心に近い位置、すなわち、複数のチップが、第１のウエハの面内においてアレイ状に配列されて搭載又は形成されている場合には、部分連結部をシール枠におけるｘ方向・ｙ方向それぞれの中心部の位置に配置することによって、最も耐環境性が高くなる。
この点、本発明では、部分連結部は、互いに対向するシール枠の対向側中心部に設けられているので、熱膨張時の熱応力が最も小さいところに部分連結部が設けられていることになる。したがって、熱膨張時において、部分連結部が破壊される可能性が最も小さくなる。
また、本発明のように、部分連結部が、互いに対向するシール枠の対向側中心部に設けられていることによって、局所的に見た場合のシール枠の面積比が、ウエハ面内で均一化される。したがって、シール枠をレジストモールドでパターニングし、電解めっきにて形成する場合には、シール枠の対向側中心部に部分連結部を形成する方が、めっきの際の電束密度が均一化される。その結果、めっきの析出スピードがウエハ面内で均一になり、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。
本発明のウエハレベルパッケージでは、前記部分連結部の幅は、前記シール枠の幅と同じにすることができる。
すなわち、第１のウエハと第２のウエハとの接合面、詳細にはシール枠と第１のウエハ及び／又は第２のウエハとの接合面を接着剤にて接着する場合、接着剤が接合面に濡れ広がるときに、部分連結部のパターン幅とシール枠のパターン幅とに差があると表面張力の影響でパターン幅が大きい方へ接着剤が移動してしまう。
この点、本発明では、部分連結部の幅はシール枠の幅と同じになっているので、部分連結部とシール枠との両方に安定して接着剤が濡れ広がった状態で接合することが可能となる。
また、シール枠をモールドめっきにて形成する場合には、部分連結部の幅とシール枠の幅とを同じにすることによって、めっきの析出スピードが面内で均一になる。この結果、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。
本発明のウエハレベルパッケージでは、前記部分連結部の幅は、少なくとも１μｍ以上であるとすることができる。
すなわち、部分連結部を各シール枠の側面に１本とし、その幅を安定して接合可能な範囲でできるだけ小さくすることにより、ダイシングされる接合部の長さをより小さくすることができる。これにより、ダイシング時に発生する接合部のクラックを最小限に抑えることができ、高い信頼性を確保することができる。この観点からすると、部分連結部の幅の最小値は、エッチングにて形成可能であること及び接合時の位置合わせ精度の制約を考慮すると、少なくとも１μｍ以上であることが好ましい。
本発明のウエハレベルパッケージでは、前記部分連結部は、第１のウエハの面内に搭載又は形成されたチップのうち第１のウエハの外周部に搭載又は形成された各チップにおける前記シール枠のみの隙間に設けられているとすることができる。尚、第１のウエハの外周部とは、具体的には、第１のウエハの最外周のチップからｘ方向・ｙ方向の両方で少なくとも３番目までのチップの周りに形成されたシール枠をいう。
これにより、第１のウエハ及び第２のウエハの外周部においてのみシール枠の部分連結部を形成しておけば、第１のウエハ及び第２のウエハにおけるウエハ中央部のシール枠では、ダイシングラインを横断する部分連結部が存在しない。したがって、シール枠のクラックの発生を抑制することができる。
本発明のウエハレベルパッケージでは、前記部分連結部は、第１のウエハの面内に搭載又は形成されたチップのうち第１のウエハの最外周に搭載又は形成された各チップにおける前記シール枠のみの隙間に設けられているとすることができる。
これにより、部分連結部の形成を最小限にすることにより、シール枠にダイシングラインがかかるチップを最小限にすることができ、シール枠のクラックの発生をさらに抑制することができる。
本発明のウエハレベルパッケージは、以上のように、互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されていると共に、互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が設けられているものである。
また、本発明のチップサイズパッケージデバイスは、以上のように、互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されており、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が形成されていると共に、上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化されているものである。
さらに、本発明のウエハレベルパッケージの製造方法は、以上のように、互いに隣接する各チップにおけるシール枠同士の間に隙間を形成し、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部を有するようにシール枠を形成するシール枠形成工程と、上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化するダイシング工程とを含んでいる方法である。
それゆえ、ダイシング時におけるシール枠のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法を提供するという効果を奏する。
（ａ）は本発明におけるウエハレベルパッケージ及びウエハレベルパッケージの製造方法の実施の一形態を示すものであって、ウエハレベルパッケージの要部構成を示す平面図であり、（ｂ）はウエハレベルパッケージの要部構成を示す斜視図であり、（ｃ）はダイシング後におけるウエハレベルパッケージの構成を示す平面図であり、（ｄ）はダイシング後におけるウエハレベルパッケージの構成を示す正面図であり、（ｅ）はダイシング後における一個のチップサイズパッケージデバイスの構成を示す斜視図である。 シール枠を基部用ウエハから削り出して形成したウエハレベルパッケージの構成を示す分解斜視図である。 上記ウエハレベルパッケージにおける変形例の構成を示すものであって、ウエハレベルパッケージの要部構成を示す平面図である。 （ａ）は上記ウエハレベルパッケージにおいて部分連結部の幅を細くした場合における、接着剤のシール枠及び部分連結部への濡れ領域を示す平面図であり、（ｂ）は上記ウエハレベルパッケージにおいて部分連結部の幅を太くした場合における、接着剤のシール枠及び部分連結部への濡れ領域を示す平面図である。 上記ウエハレベルパッケージにおける他の変形例の要部構成を示す平面図である。 （ａ）はめっき前のウエハの構成を示す断面図であり、（ｂ）はめっき後のウエハの構成を示す断面図であり、（ｃ）はウエハのパターンを示す平面図であり、（ｄ）はウエハのパターンが疎又は密の場合における電束密度とめっき析出スピードとの関係を示す図である。 （ａ）は上記ウエハレベルパッケージにおけるさらに他の変形例の構成を示すものであって、ウエハの構成を示す平面図であり、（ｂ）はウエハレベルパッケージの外周部の要部構成を示す平面図であり、（ｃ）はウエハレベルパッケージの中央部の要部構成を示す平面図である。 （ａ）は上記ウエハレベルパッケージにおけるさらに他の変形例の構成を示すものであって、ウエハの構成を示す平面図であり、（ｂ）は（ａ）の四角部分を拡大して示すものであって、ウエハレベルパッケージの要部構成を示す斜視図である。 従来のウエハレベルパッケージの構成を示す断面図である。 （ａ）は上記従来のウエハレベルパッケージの要部構成を示す平面図であり、（ｂ）は該ウエハレベルパッケージの要部構成を示す正面図である。 （ａ）は上記従来のウエハレベルパッケージにおけるダイシングラインの要部構成を示す平面図であり、（ｂ）は該ウエハレベルパッケージの要部構成を示す正面図である。 （ａ）は従来の他のウエハレベルパッケージの構成を示す断面図であり、（ｂ）は該ウエハレベルパッケージの構成を示す平面図である。 （ａ）は上記従来の他のウエハレベルパッケージの要部構成を示す平面図であり、（ｂ）は該ウエハレベルパッケージの要部構成を示す正面図である。 （ａ）は上記従来の他のウエハレベルパッケージにおけるダイシングラインの要部構成を示す平面図であり、（ｂ）は該エハレベルパッケージの要部構成を示す正面図である。
〔実施の形態１〕
本発明の一実施形態について図１〜図６に基づいて説明すれば、以下のとおりである。
最初に本実施の形態にて製造される個々のチップサイズパッケージデバイス１０、及びウエハレベルパッケージ２０Ａの構造について、図１（ａ）〜（ｅ）に基づいて説明する。図１（ａ）はウエハレベルパッケージ２０Ａの要部構成を示す平面図であり、図１（ｂ）はウエハレベルパッケージ２０Ａの要部構成を示す斜視図であり、図１（ｃ）はダイシング直後のウエハレベルパッケージ２０Ａを、カバーウエハを省略して示す平面図であり、図１（ｄ）はダイシング直後のウエハレベルパッケージ２０Ａを示す正面図であり、図１（ｅ）は個片化されたチップサイズパッケージデバイス１０の構成を示す斜視図である。尚、本明細書においては、ダイシング前の状態であるウエハレベルパッケージングされた接合ウエハを、ウエハレベルパッケージと称している。また、ウエハレベルパッケージをダイシングして個片化した状態のものをチップサイズパッケージデバイスと称している。
本実施の形態のウエハレベルパッケージの製造方法にて製造される個々のチップサイズパッケージデバイス１０は、図１（ｃ）〜（ｅ）に示すように、チップとしての半導体チップ１を搭載又は形成した基部２と、その上を覆うカバー部３とを、各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接着剤５にて接合されたものからなっている。
上記チップとしての半導体チップ１は、本発明においては必ずしもこれに限らず、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）構造のデバイス又は電子回路等のチップであればよい。
また、上記半導体チップ１とシール枠４との間は、半導体チップ１が気密封止されるものであれば、完全な真空であっても、不活性気体又は他の樹脂等の物質に満たされたものであってもよい。
上記接着剤５は、許容し得る接着性、封止力、密封性、及び外部環境から半導体チップ１がダメージを受けないことを保証するものであれば足りる。したがって、接着剤５は、導電性又は非導電性のいずれでもでもよい。また、接着剤５は、本実施の形態では、シール枠４とカバー部用ウエハ２３との間に接着剤５を配置又は形成しているが、必ずしもこれに限らず、シール枠４をカバー部用ウエハ２３側に形成し、シール枠４と基部用ウエハ２２との間に接着剤５を配置又は形成して接合してもよい。また、シール枠４と基部用ウエハ２２との間、及びシール枠４とカバー部用ウエハ２３との両方に接着剤５を配置又は形成してもよい。尚、上記形態の接着剤５は、シール枠４を個別の部品として設けた場合だけではなく、後述するように、シール枠４を基部用ウエハ２２又はカバー部用ウエハ２３から削り出して形成した場合についても適用できる。また、接着剤５の配置又は形成方法について、接着剤５は、樹脂等の液体を塗布して形成することもあるが、金属を蒸着することにより接着させることも可能である。
上記のチップサイズパッケージデバイス１０は、製造されるときには、図１（ａ）（ｂ）に示すように、面内に複数の半導体チップ１…が搭載又は形成された第１のウエハとしての基部用ウエハ２２とその基部用ウエハ２２に対向する第２のウエハとしてのカバー部用ウエハ２３とが、各半導体チップ１の周りを封止するシール枠４を挟んで接合されたウエハレベルパッケージ２０Ａとなっている。
上記複数の半導体チップ１は、基部用ウエハ２２の面内においてアレイ状に配列されて搭載又は形成されている。具体的には、正方格子状に複数設けられている。
ここで、基部用ウエハ２２及びカバー部用ウエハ２３は、シリコン製のものからなっている。ただし、本発明においては、必ずしもこれに限らず、基部用ウエハ２２及びカバー部用ウエハ２３がガラス、セラミック又は他の半導体材料からなっていてもよい。
シール枠４は、例えば、モールドによる金属めっきにて形成されている。ただし、必ずしも金属めっきに限らず、シール枠４は、樹脂等の他の材料であってよく、又は図２に示すように、例えば、基部用ウエハ２２の表面を削り出して凹部にした後、金属成膜（モールドめっき等）及び接着剤５を成膜して形成したものであってもよい。
また、シール枠４は、本実施の形態では四角枠となっている。ただし、シール枠４は、各半導体チップ１の周りを封止する枠状のものであれば、その枠形状はいずれの形状かを問わない。例えば、三角形、五角形等の多角形の枠や円、楕円の枠等でもよい。
ここで、本実施の形態では、隣接するシール枠４・４の間には、図１（ａ）に示すように、隙間２４が形成されている。この結果、図１（ｃ）に示すように、この隙間２４の略中央をダイシングライン２５としてダイシングすることによって、ダイシング時のシール枠４におけるクラックの発生を防止することができる。
また、本実施の形態では、互いに隣接する各半導体チップ１のシール枠４・４の隙間２４には、両シール枠４・４を互いに部分的に連結する部分連結部２６が設けられている。この結果、隙間２４は、シール枠４・４及び部分連結部２６に囲まれた密閉空間となっている。
それゆえ、基部用ウエハ２２とカバー部用ウエハ２３とをシール枠４を挟んで接合した状態においても、外部から水等の液体が浸入しない。この結果、基部用ウエハ２２とカバー部用ウエハ２３とをシール枠４を挟んで接合した状態において、ウェットプロセスや液体洗浄を施し、かつその後に例えば１００℃以上の高温のプロセスを通しても、液体が一気に蒸発して接合された基部用ウエハ２２とカバー部用ウエハ２３が剥離するということがない。
したがって、ダイシング時におけるシール枠４のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ２０Ａを提供することができる。
ここで、本実施の形態のウエハレベルパッケージ２０Ａでは、図１（ａ）に示すように、複数の半導体チップ１が、基部用ウエハ２２の面内においてアレイ状に配列されて搭載又は形成されている場合において、部分連結部２６は、互いに対向するシール枠４の対向側中心部に設けられていることが好ましい。
すなわち、一般的に、異なる材料が積層されたデバイスでは、温度変化時における熱膨張係数の差によって応力が発生する。この応力はデバイスの中心から遠い場所程大きくなってしまうため、部分連結部２６を最もデバイスの中心に近い位置、つまり、複数の半導体チップ１が基部用ウエハ２２の面内においてアレイ状に配列されて搭載又は形成されている場合には、部分連結部２６をシール枠４におけるｘ方向・ｙ方向それぞれの中心部の位置に配置することによって、最も耐環境性が高くなる。
この点、本実施の形態では、部分連結部２６は、互いに対向するシール枠４の対向側中心部に設けられているので、熱膨張時の熱応力が最も小さいところに部分連結部２６が設けられていることになる。したがって、熱膨張時において、部分連結部２６が破壊される可能性が最も小さくなる。
また、本実施の形態のように、シール枠４をモールドめっきにて形成する場合には、部分連結部２６が、互いに対向するシール枠４の対向側中心部に設けられていることによって、各部分連結部２６の面積比が均一化する。その理由は、シール枠４をモールドめっきにて形成する場合には、シール枠４の対向側中心部に部分連結部２６を形成する方がめっきの析出スピードが面内で均一になるためである。その結果、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。
ここで、本実施の形態のウエハレベルパッケージ２０Ａでは、図３に示すように、部分連結部２６の幅としてのパターン幅Ｃは、シール枠４の幅としてのパターン幅Ｓと同じにすることができる。
すなわち、基部用ウエハ２２とカバー部用ウエハ２３との接合面、詳細にはシール枠４とカバー部用ウエハ２３との接合面を接着剤５にて接着する場合、接着剤５が接合面に濡れ広がるときに、部分連結部２６のパターン幅Ｃとシール枠４のパターン幅Ｓとに差があると表面張力の影響でパターン幅の大きい方へ接着剤５が移動してしまう。
具体的には、図４（ａ）に示すように、部分連結部２６のパターン幅Ｃがシール枠４のパターン幅Ｓよりも小さいときには、部分連結部２６に塗布された接着剤５はシール枠４側に移動し、部分連結部２６における接着剤５の濡れ面積が小さくなる。このため、部分連結部２６の密封性が容易に破壊される虞がある。
一方、図４（ｂ）に示すように、部分連結部２６のパターン幅Ｃがシール枠４のパターン幅Ｓよりも大きいときには、シール枠４に塗布された接着剤５は部分連結部２６側に移動し、シール枠４における接着剤５の濡れ面積が小さくなる。この結果、シール枠４の密封性が不十分となる虞がある。
この点、部分連結部２６のパターン幅Ｃをシール枠４のパターン幅Ｓと同じにすることによって、部分連結部２６とシール枠４との両方に安定して接着剤５が濡れ広がった状態で接合することが可能となる。
また、シール枠４をモールドめっきにて形成する場合には、部分連結部２６のパターン幅Ｃとシール枠４のパターン幅Ｓとを同じにすることによって、めっきの析出スピードが面内で均一になる。この結果、めっきの厚みばらつきが小さくなり、接合面間への封止材、つまりシール枠４とそこに接着されるカバー側との間に濡れ広がって封止する接着剤５の回り込みを安定化することが可能となる。
また、本実施の形態のウエハレベルパッケージ２０Ａでは、図５に示すように、部分連結部２６のパターン幅Ｃは、少なくとも１μｍ以上となっている。
すなわち、部分連結部２６を各シール枠４の側面に１本とし、その部分連結部２６のパターン幅Ｃを安定して接合可能な範囲でできるだけ小さくすることにより、ダイシングされる接合部の長さをより小さくすることができる。これにより、ダイシング時に発生する接合部のクラックを最小限に抑えることができ、高い信頼性を確保することができる。
この観点からすると、部分連結部２６のパターン幅Ｃの最小値は、エッチングにて形成可能であること及び接合時の位置合わせ精度の制約を考慮すると、少なくとも１μｍ以上であることが好ましい。
次に、本実施の形態のウエハレベルパッケージ２０Ａの製造方法について、以下に説明する。
まず、図１（ａ）（ｂ）に示すように、基部用ウエハ２２の面内に複数の半導体チップ１をアレイ状に搭載又は形成する。次いで、シール枠形成工程としてのシール枠形成工程において、各半導体チップ１の周りを封止する枠状のシール枠４を例えばモールドめっきにより形成する。このとき、各半導体チップ１におけるシール枠４同士の間に隙間２４を形成する。そして、隙間２４には、両シール枠４・４を互いに部分的に連結する部分連結部２６を有するようにシール枠４を形成する。次いで、図１（ｂ）（ｄ）に示すように、シール枠４に接着剤５を配置又は形成し、位置合わせをした後、カバー部用ウエハ２３を被せる。その後、図１（ｃ）（ｄ）に示すように、ダイシング工程にてシール枠４・４の隙間２４をダイシングライン２５にてダイシング個片化する。これにより、図１（ｅ）に示すように、個々のパッケージに細分化されたチップサイズパッケージデバイス１０が完成する。
このように、本実施の形態のウエハレベルパッケージ２０Ａは、面内に複数の半導体チップ１が搭載又は形成された基部用ウエハ２２と該基部用ウエハ２２に対向するカバー部用ウエハ２３とを備え、基部用ウエハ２２とカバー部用ウエハ２３とは各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合されている。そして、互いに隣接する各半導体チップ１におけるシール枠４同士の間には隙間２４が形成されていると共に、互いに隣接する各半導体チップ１のシール枠４の隙間２４には、両シール枠４を互いに部分的に連結する部分連結部２６が設けられている。
これにより、ダイシング工程にて個片化する場合には、互いに隣接する各半導体チップ１におけるシール枠４・４同士の間に形成された隙間２４をダイシングすることができる。この結果、シール枠４を直接的にダイシングするのではないので、シール枠４にクラックが残らない。
また、互いに隣接する各半導体チップ１におけるシール枠４間の隙間２４が部分連結部２６にて塞がれている。この結果、基部用ウエハ２２とカバー部用ウエハ２３とをシール枠４を挟んで接合した状態において、ウェットプロセスや液体洗浄を施し、かつその後に高温のプロセスを通しても、液体が一気に蒸発して接合ウエハが剥離するということがない。
したがって、ダイシング時におけるシール枠４のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ２０Ａを提供することができる。
尚、波及効果として、ウエハの外周にプロテクトリングを形成する場合に比べて、ウエハ１枚当たりのチップサイズパッケージデバイス１０の取数が多くなる。また、基部用ウエハ２２とカバー部用ウエハ２３との接合状態において外周の隙間を塞がなくてもウェットプロセスや洗浄と高温のプロセスの処理が可能になる。
また、本実施の形態のウエハレベルパッケージ２０Ａでは、複数の半導体チップ１は、基部用ウエハ２２の面内においてアレイ状に配列されて搭載又は形成されていると共に、部分連結部２６は、互いに対向するシール枠４の対向側中心部に設けられている。
これにより、熱膨張時の熱応力が最も小さいところに部分連結部２６が設けられていることになるので、熱膨張時において、部分連結部２６が破壊される可能性が最も小さくなる。
また、本実施の形態のように、部分連結部２６が、互いに対向するシール枠４の対向側中心部に設けられていることによって、局所的に見た場合のシール枠４の面積比が、ウエハ面内で均一化される。したがって、図６（ａ）（ｂ）に示すように、シール枠４をレジストモールドＲでパターニングし、電解めっきにて形成する場合には、シール枠４の対向側中心部に部分連結部２６を形成する方が、電解めっきの際の電束密度が均一化される。その結果、電解めっきの析出スピードがウエハ面内で均一になり、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。詳述すると、図６（ａ）（ｂ）に示すように、電解めっきでは、めっき液中の金属イオンが電界で基部用ウエハ２２のウエハ表面に引っ張られ、表面を成膜する。電気力線Ｅは、電気が流れる場所（レジストモールドＲが無く、シードメタルＳＭがむき出しの場所）に集中して流れる。この結果、図６（ｃ）（ｄ）に示すように、パターンが疎な部分では電束密度が密になり、パターンが密な部分では電束密度が疎になるため、パターンに疎密の差があると、単位面積・単位時間あたりに成膜されるメタルの量（めっきの析出スピード）が異なってしまう。そこで、前述したように、部分連結部２６が、互いに対向するシール枠４の対向側中心部に設けられていることによって、局所的に見た場合のシール枠４の面積比が、ウエハ面内で均一化され、電解めっきの析出スピードがウエハ面内で均一になり、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。
また、本実施の形態のウエハレベルパッケージ２０Ａでは、部分連結部２６のパターン幅Ｃは、シール枠４のパターン幅Ｓと同じにすることができる。これにより、シール枠４と部分連結部２６との両方に安定して接着剤５が濡れ広がった状態で接合することが可能となる。
また、シール枠４をモールドめっきにて形成する場合には、めっきの厚みばらつきが小さくなり、接合面間への封止材の回り込みを安定化することが可能となる。
また、本実施の形態のウエハレベルパッケージ２０Ａでは、部分連結部２６のパターン幅Ｃは、少なくとも１μｍ以上であるとすることができる。これにより、ダイシング時に発生する接合部のクラックを最小限に抑えることができ、高い信頼性を確保することができる。
また、本実施の形態のチップサイズパッケージデバイス１０は、面内に複数の半導体チップ１が搭載又は形成された基部用ウエハ２２と該基部用ウエハ２２に対向するカバー部用ウエハ２３とを、各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合したウエハレベルパッケージ２０Ａを個片化したものである。そして、互いに隣接する各半導体チップ１におけるシール枠４・４同士の間には隙間２４が形成されており、かつ互いに隣接する各半導体チップ１のシール枠４の隙間２４には、両シール枠４・４を互いに部分的に連結する部分連結部２６が形成されていると共に、基部用ウエハ２２とカバー部用ウエハ２３とを各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合した後、隙間２４及び部分連結部２６をダイシングして個片化されている。
また、本実施の形態のウエハレベルパッケージ２０Ａの製造方法は、面内に複数の半導体チップ１が搭載又は形成された基部用ウエハ２２と該基部用ウエハ２２に対向するカバー部用ウエハ２３とを、各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合したものを個片化する。その際、互いに隣接する各半導体チップ１におけるシール枠４同士の間に隙間２４を形成し、かつ互いに隣接する各半導体チップ１のシール枠４の隙間２４には、両シール枠４・４を互いに部分的に連結する部分連結部２６を有するようにシール枠４を形成するシール枠形成工程と、基部用ウエハ２２とカバー部用ウエハ２３とを各半導体チップ１の周りを封止する枠状のシール枠４を挟んで接合した後、隙間及び部分連結部２６をダイシングして個片化するダイシング工程とを含んでいる。
これにより、ダイシング時におけるシール枠４のクラックの発生を回避すると共に、ウェットプロセスや液体洗浄の後に高温のプロセスを通してもウエハにおける剥離の発生を抑制し得るウエハレベルパッケージ２０Ａ、チップサイズパッケージデバイス１０及びウエハレベルパッケージ２０Ａの製造方法を提供することができる。
〔実施の形態２〕
本発明の他の実施の形態について図７及び図８に基づいて説明すれば、以下のとおりである。尚、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
前記実施の形態１のウエハレベルパッケージ２０Ａでは、図１（ｂ）に示すように、全ての半導体チップ１の周りにおけるシール枠４に部分連結部２６が形成されていた。しかし、本実施の形態のウエハレベルパッケージ２０Ｂは、図７（ａ）（ｂ）（ｃ）に示すように、基部用ウエハ２２の外周部のシール枠４のみに部分連結部２６が形成されている点が異なっている。
すなわち、本実施の形態のウエハレベルパッケージ２０Ｂでは、図７（ａ）（ｂ）に示すように、基部用ウエハ２２の外周部ＯＵＴＥＲに搭載又は形成された半導体チップ１のシール枠４には、部分連結部２６がシール枠４の中央に形成されている。一方、図７（ａ）（ｃ）に示すように、基部用ウエハ２２の中央部ＩＮＮＥＲに搭載又は形成された半導体チップ１のシール枠４には、部分連結部２６が形成されていない。
尚、基部用ウエハ２２の外周部ＯＵＴＥＲにおける半導体チップ１のシール枠４とは、具体的には、基部用ウエハ２２の最外周の半導体チップ１からｘ方向・ｙ方向の両方で少なくとも３番目までの半導体チップ１の周りに形成されたシール枠４とするのが好ましい。
これにより、基部用ウエハ２２及びカバー部用ウエハ２３の外周部ＯＵＴＥＲにおいてのみシール枠４の部分連結部２６を形成しておけば、基部用ウエハ２２及びカバー部用ウエハ２３における中央部ＩＮＮＥＲのシール枠４では、ダイシングラインを横断する部分連結部２６が存在しない。したがって、シール枠４のクラックの発生を抑制することができる。
尚、上記の説明では、シール枠４の隙間２４に形成された部分連結部２６が存在するのは、基部用ウエハ２２の外周部ＯＵＴＥＲのみであるとして説明した。
しかし、必ずしもこれに限らず、例えば、図８（ａ）（ｂ）に示すように、部分連結部２６は、第１のウエハとしての基部用ウエハ２２の面内に搭載又は形成された半導体チップ１のうち基部用ウエハ２２の最外周に搭載又は形成された各半導体チップ１におけるシール枠４のみの隙間２４に設けられているとすることができる。
これにより、部分連結部２６の形成を最小限にすることにより、シール枠４に前記ダイシングライン２５がかかる半導体チップ１を最小限にすることができ、シール枠４のクラックの発生をさらに抑制することができる。
尚、このように考えると、前述した基部用ウエハ２２及びカバー部用ウエハ２３の外周部ＯＵＴＥＲにおいてのみシール枠４の部分連結部２６を形成する意義がないようにも思える。しかしなながら、部分連結部２６を基部用ウエハ２２の最外周に搭載又は形成された各半導体チップ１におけるシール枠４のみの隙間２４に設けられているとした場合には、ダイシングにおけるシール枠４のクラックの発生により、シール性が破壊される虞がある。
この点、前述した基部用ウエハ２２及びカバー部用ウエハ２３の外周部ＯＵＴＥＲにおいてのみシール枠４の部分連結部２６を形成しておけば、そのようなことがあっても、ウエハの中央部ＩＮＮＥＲのシール性が破壊されることはない。
尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、携帯電話、モバイルコンピュータ、パーソナル携帯情報機器（ＰＤＡ）、デジタルスチルカメラ（ＤＳＣ）等に代表されるエレクトニクス製品に搭載される半導体パッケージに適用されるウエハレベルパッケージ、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイス等のチップサイズパッケージデバイス及びウエハレベルパッケージの製造方法に適用することができる。
１ 半導体チップ（チップ）
２ 基部
３ カバー部
４ シール枠
５ 接着剤
１０ チップサイズパッケージデバイス
２０Ａ ウエハレベルパッケージ
２０Ｂ ウエハレベルパッケージ
２２ 基部用ウエハ（第１のウエハ）
２３ カバー部用ウエハ（第２のウエハ）
２４ 隙間
２５ ダイシングライン
２６ 部分連結部
Ｃ パターン幅（部分連結部の幅）
ＩＮＮＥＲ 中央部
ＯＵＴＥＲ 外周部
Ｓ パターン幅（シール枠の幅）

Claims (8)

  1. 面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを備え、上記第１のウエハと第２のウエハとは各チップの周りを封止する枠状のシール枠を挟んで接合されているウエハレベルパッケージにおいて、
    互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されていると共に、
    互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が設けられていることを特徴とするウエハレベルパッケージ。
  2. 前記複数のチップは、第１のウエハの面内においてアレイ状に配列されて搭載又は形成されていると共に、
    前記部分連結部は、互いに対向するシール枠の対向側中心部に設けられていることを特徴とする請求項１記載のウエハレベルパッケージ。
  3. 前記部分連結部の幅は、前記シール枠の幅と同じになっていることを特徴とする請求項２記載のウエハレベルパッケージ。
  4. 前記部分連結部の幅は、少なくとも１μｍ以上であることを特徴とする請求項１，２又は３記載のウエハレベルパッケージ。
  5. 前記部分連結部は、第１のウエハの面内に搭載又は形成されたチップのうち第１のウエハの外周部に搭載又は形成された各チップにおける前記シール枠のみの隙間に設けられていることを特徴とする請求項１〜４のいずれか１項に記載のウエハレベルパッケージ。
  6. 前記部分連結部は、第１のウエハの面内に搭載又は形成されたチップのうち第１のウエハの最外周に搭載又は形成された各チップにおける前記シール枠のみの隙間に設けられていることを特徴とする請求項１〜５のいずれか１項に記載のウエハレベルパッケージ。
  7. 面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを、各チップの周りを封止する枠状のシール枠を挟んで接合したウエハレベルパッケージを個片化したチップサイズパッケージデバイスにおいて、
    互いに隣接する各チップにおけるシール枠同士の間には隙間が形成されており、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部が形成されていると共に、
    上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化されていることを特徴とするチップサイズパッケージデバイス。
  8. 面内に複数のチップが搭載又は形成された第１のウエハと該第１のウエハに対向する第２のウエハとを、各チップの周りを封止する枠状のシール枠を挟んで接合したものを個片化するウエハレベルパッケージの製造方法において、
    互いに隣接する各チップにおけるシール枠同士の間に隙間を形成し、かつ互いに隣接する各チップのシール枠の隙間には、両シール枠を互いに部分的に連結する部分連結部を有するようにシール枠を形成するシール枠形成工程と、
    上記第１のウエハと第２のウエハとを各チップの周りを封止する枠状のシール枠を挟んで接合した後、上記隙間及び部分連結部をダイシングして個片化するダイシング工程とを含んでいることを特徴とするウエハレベルパッケージの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204170A1 (ja) * 2015-06-19 2016-12-22 株式会社村田製作所 ウエハレベルパッケージ及びウエハレベルチップサイズパッケージ
JP2021511973A (ja) * 2018-01-30 2021-05-13 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 基板及び／又は封入カバーを薄化する段階を含む、マイクロ電子デバイスを封入する方法
WO2023033090A1 (ja) * 2021-08-31 2023-03-09 日東電工株式会社 半導体素子パッケージの製造方法及び半導体素子パッケージ

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980696B2 (en) * 2011-11-09 2015-03-17 Freescale Semiconductor, Inc. Method of packaging semiconductor die
CN105471405B (zh) * 2014-09-30 2018-08-28 日本特殊陶业株式会社 布线基板及多连片式布线基板
KR102327142B1 (ko) 2015-06-11 2021-11-16 삼성전자주식회사 웨이퍼 레벨 패키지
US10329142B2 (en) * 2015-12-18 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Wafer level package and method of manufacturing the same
CN105513974B (zh) * 2016-01-11 2018-06-19 苏州工业园区纳米产业技术研究院有限公司 一种基于单晶圆的硅帽加盖方法
CN105836699B (zh) * 2016-05-26 2018-03-06 中国电子科技集团公司第十三研究所 一种圆形芯片的加工方法
CN106006547B (zh) * 2016-07-18 2017-11-21 瑞声声学科技(深圳)有限公司 Mems晶圆的切割方法
FR3071354A1 (fr) * 2017-09-18 2019-03-22 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique comprenant un substrat de support et un capot d'encapsulation d'un composant electronique
US11244908B2 (en) * 2018-11-06 2022-02-08 STATS ChipPAC Pte. Ltd. Method and device for reducing metal burrs when sawing semiconductor packages
CN109704270B (zh) * 2018-12-29 2021-09-24 无锡韦尔半导体有限公司 五金件、微机电传感器封装结构及制造方法
CN110040683A (zh) * 2019-04-12 2019-07-23 武汉耐普登科技有限公司 五金件、封装结构及其制造方法
US11658152B1 (en) * 2021-11-05 2023-05-23 Nanya Technology Corporation Die bonding structure, stack structure, and method of forming die bonding structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008542578A (ja) * 2005-05-06 2008-11-27 スターク、デイヴィッド・エイチ 絶縁ガラスユニットおよび方法
JP2009004461A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 電子部品パッケージおよびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448014A (en) 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
US6521513B1 (en) * 2000-07-05 2003-02-18 Eastman Kodak Company Silicon wafer configuration and method for forming same
US6787897B2 (en) 2001-12-20 2004-09-07 Agilent Technologies, Inc. Wafer-level package with silicon gasket
WO2004068189A2 (en) * 2003-01-27 2004-08-12 David Stark Hermetic window assemblies and frames
JP4303547B2 (ja) * 2003-01-30 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体装置
US20080277659A1 (en) * 2007-05-10 2008-11-13 Shih-Hsun Hsu Test structure for semiconductor chip
US20090194861A1 (en) 2008-02-04 2009-08-06 Mathias Bonse Hermetically-packaged devices, and methods for hermetically packaging at least one device at the wafer level
US7943411B2 (en) * 2008-09-10 2011-05-17 Analog Devices, Inc. Apparatus and method of wafer bonding using compatible alloy
JP2010153466A (ja) * 2008-12-24 2010-07-08 Elpida Memory Inc 配線基板
JP2011014702A (ja) * 2009-07-01 2011-01-20 Yamaha Corp ウエハレベルパッケージ、その製造方法、及び、半導体パッケージの検査方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008542578A (ja) * 2005-05-06 2008-11-27 スターク、デイヴィッド・エイチ 絶縁ガラスユニットおよび方法
JP2009004461A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 電子部品パッケージおよびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204170A1 (ja) * 2015-06-19 2016-12-22 株式会社村田製作所 ウエハレベルパッケージ及びウエハレベルチップサイズパッケージ
JPWO2016204170A1 (ja) * 2015-06-19 2018-02-15 株式会社村田製作所 ウエハレベルパッケージ及びウエハレベルチップサイズパッケージ
US10497679B2 (en) 2015-06-19 2019-12-03 Murata Manufacturing Co., Ltd. Wafer level package and wafer level chip size package
JP2021511973A (ja) * 2018-01-30 2021-05-13 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 基板及び／又は封入カバーを薄化する段階を含む、マイクロ電子デバイスを封入する方法
JP7304870B2 (ja) 2018-01-30 2023-07-07 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 基板及び／又は封入カバーを薄化する段階を含む、マイクロ電子デバイスを封入する方法
WO2023033090A1 (ja) * 2021-08-31 2023-03-09 日東電工株式会社 半導体素子パッケージの製造方法及び半導体素子パッケージ

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