JP2011222922A - 半導体のチップサイズパッケージ - Google Patents

Abstract

【課題】小型化と、パッケージの簡素化による低コスト化を可能とした半導体のチップサイズパッケージを提供する。
【解決手段】ウエーハ１００状態の半導体素子の電極面と両面に電極６０、６１を持つ配線基板４１の一方の面とを貼り合わせた後、貼り合わせ処理温度の近傍でウエーハのシリコン基板をエッチングにより除去し、配線基板４１を素子の保護材料として、もう一方の面の電極６０がパッケージの電極となるような構成とした。
【選択図】図１０

Description

本発明は半導体のチップサイズパッケージをウエーハ状態で形成するパッケージ構造とその製造方法に関するものである。

図１において、既存のトランジスタのパッケージ構造を示す。ウエーハ状態から切り出した素子１をリードフレーム３にダイボンドして搭載し、ボンディングワイア２により素子とリードフレーム５、６、７とを接続して、その後モールド成型して、リード成形して製造するものである。素子１はモールド樹脂４により保護され、素子と外部とはリード５、６、７により信号のやり取りがなされる。

この従来からある構造に対してパッケージサイズの小型化が要求されに従い従来構造の限界を迎えており、新しい発想のパッケージの必要性が高くなってきている。本発明は、ウエーハ状態でチップサイズと同じ大きさのパッケージを実現にするものである。

その一つの概念図を図２に示す。図２−ａはシリコン基板１１の表面に半導体素子機能を作りこみ、電極をフリップチップ２６，２７，２８により形成した状態を示す。図２−ｂは熱可塑性材料からなるインポーザ−８０を示す。図２−ｃは両面に銅電極６１，６０を持ちその間をビア５０で接続している熱可塑性材料或いは金属ベース材料からなる配線基板４０である。図２−ｄは図２−ａの素子と図２−ｃの配線基板４０を図２−ｂの熱可塑性インザーポーザー８０で貼り合わせて、真空中にて両面から加圧して３００℃で３０分間保持して一体化した状態を示す。電極についてはシリコン基板側の金バンプと配線基板側の銅電極が共晶温度を超えているため完全な結合状態となっている。また、熱可塑性材料からなるインタ−ポーザーは軟化状態となりシリコン素子と配線基板との界面は密着し、室温に戻った後にはパッケージとしての機能をはたすようになる。しかし、このままの構造体の状態で室温に戻せば配線基板が熱可塑性材料の場合には熱可塑性プリント基板材料と比べて熱膨張係数の大きなシリコン基板の収縮により基板は反ってしまう。配線基板が金属ベース材料の場合にはその剛性により反りの量は少ないものの応力により電気的特性に影響を与えることが考えられる。この対応として３つの処理の方法が考えられる。ひとつは配線基板の熱膨張係数をシリコン基板と合わせることである。この方法は、シリコン基板と熱可塑性材料の配線基板との熱膨張係数の差においては問題ないが、図３に示す実装事例の様なマザーボード１５０に実装する場合にはチップサイズパッケージの熱膨張係数とマザーボード１５０の熱膨張係数が大きく異なり、マザーボードの電極１５１の応力に留意を要する。用途としては小さなパッケージに限定されるという新たな課題が発生する。しかし、小型パッケージだけに限定する範囲においては有効な手段である。金属ベース材料の配線基板においては熱膨張係数をシリコンに合わせることは不可能でありこの対応では不可である。２番目の対応方法として、シリコンの両面を同じ配線基板材で挟み、応力のバランスをとることも考えられる。シリコンの厚さが取り扱いできる約１００〜１５０μｍと厚さになるため小型化、薄型化の応用面での制約が発生するという課題はあるが、用途によりこの構成を使用することも可能である。３番目の対応としては、貼り合わせ温度３００℃の近傍の温度状態で図２−ｄのｘ−ｙ線に沿ってシリコンを薄く加工し図２−ｅのような状態として、さらにシリコン基板を薄くした図２−ｅの状態からスクライブライン上に切り込み部２０を形成してシリコン素子を分離することにより配線基板上でのシリコンの応力を緩和し、この後に配線基板とシリコン素子を室温に戻すことにより、応力の発生はシリコン素子の局所に留まるために配線基板の反りや配線基板、シリコン素子への大きな応力は発生しない構造とすることができる。これにより室温に戻しても図２−ｆの様な平坦な形状とすることができる。その後に表面に樹脂のポッティング材９０を塗布して室温近くで硬化することによりウエーハ状態でのパッケージングの完成となる。この様な着想のウエーハ上でのチップサイズパッケージの成立性は、図２−ｄから図２−ｅ、図２−ｆのシリコンを薄くすること、シリコン素子のスクライブライン上に切り込み部を形成することを３００℃の高温下で行うことである。しかし一般的にはこの様な加工手段がなく図２に示すような新規の着想による構造の実用化はされていない。

図３は図２で実現するチップサイズパッケージをマザーボードに実装した状態を示す。

本発明は図２に着想する様なチップサイズパッケージをウエーハ状態で作りこみ、小型化と低コスト化を同時達成するものであり、前述した３つの対応方法により課題を解決するものである。特に３番目の課題対する対応を以下に示す。シリコン基板としてシリコン酸化膜を介して貼り合わせたウエーハの半導体においてシリコン酸化膜に対してシリコンが厚い側は貼り合わせウエーハの構造母材として機能を果たし、薄い側は半導体素子を作りこむ機能母材としての機能を果たす貼り合せシリコンウエーハを用いるものである。これにより、図２−ｄ示した貼り合わせ直後の３００℃近傍において貼り合わせた基板を高温のＫＯＨ水溶液に入れて、或いは高温のＫＯＨ蒸気に接することによりウエーハの構造母材側のシリコンをエッチング除去するものである。シリコン酸化膜がシリコンエッチングのストッパ−となるためにエッチングの終点管理は容易である。また、図２−ｆに示すようなスクライブライン部の切り込み部２０の形成については、配線基板と半導体素子を貼り合わせる図２−ｄの以前に半導体素子を形成する機能母材側のスクライブライン部に切り込み部を設けることにより図２−ｆに示すような切り込み部２０はシリコン構造母材のエッチングと同時に形成されるようにすることができる。この様に本発明によれば、シリコンの貼り合わせ基板を用い、配線基板との貼り合わせ前にスクライブライン上のシリコンの機能母材部に切り込み部を入れておくること、及びシリコンの機能母材のエッチングを高温度下においてシリコン酸化膜をエッチング終点管理に用いてエッチング除去することにより目的とする構造が容易に実現できる。なお、図２の構造において配線基板の形状はウエーハと同様な丸型でも可能であり、或いはウエーハの直径以上の四角型の形状でも可能である。半導体素子の電極の金とプリント基板の導体の銅の界面である銅−金の共晶温度は約２５０℃である為、電極の強固な結合となるこの温度以上で貼り合わせることが好ましい。熱可塑性のインポーザ−材料としてはＰＥＥＫ（ポリ・エーテル・エーテル・ケトン）とＰＥＩ（ポリ・エーテル・イミド）など合成材の様に約３００℃で流動性が高まる材料が候補である。また、配線基板としては約３００℃以上に耐え得られる基板が必要であり、インポーザ−材料と同じ熱可塑性の材料やアルミなどの金属ベース材料が使用できる。貼り合わせは、３００℃前後の温度で加熱・加圧処理をすることにより、半導体と配線基板との密着性を確保するものである。ＰＥＥＫ／ＰＥＩ材を主体とする熱可塑性インポーザ−により配線基板の表面とシリコン基板の半導体表面は密着して強度を持ち、フリップチップの金と配線基板側の銅とは共晶結合をして強度と導電性が確保される構造である。

この様にして、ウエーハ状態或いはパッケージ基板から素子が分離されていない状態にてチップサイズパッケージが形成できる。シリコンの機能母材に作り込んだ素子の電気特性の検査は殆んどをウエーハ状態で行うことができる。素子を分割すればチップサイズにパッケージされた状態の半導体素子の完成となる。この様な手段により、小型化、低コスト化が同時に可能なチップサイズパッケージを実現することができる。

小型で簡素な製造工程のチップサイズパッケージの素子が実現できる。特にチップサイズパッケージをウエーハ状態或いはパッケージ基板から素子が分離されていない状態の形状で完成して、その後の取り扱いもウエーハ状態からエキスパンドした状態やテープへ直接移すことができ搬送性に優れた形態である。この様に、生産性の高い実装構造を簡素な構成で超低コストで実用化することのできるものである。

従来の半導体パッケージの構造を示す断面図 本発明のパッケージの着想を示す断面図 本発明の着想によるチップサイズパッケージの実装断面図 本発明を実施するチップサイズパッケージの加工手順 図４に用いる半導体素子 本発明を実施するチップサイズパッケージの加工手順の別の事例 図６に用いる半導体素子 本発明を実施するチップサイズパッケージの加工手順の別の事例 図８に用いる半導体素子 本発明によるウエーハ状態の実施例と断面図 図１０によるパッケージ素子の断面図、素子電極図、パッケージの電極面図

本発明による素子とパッケージ構造の作成手順を図４に示す。図２に示した概念を成立させる一つの構成である。図４−ａは構造母体のシリコン１１の上にシリコン酸化膜１２を介して形成されている機能母材のシリコン１３にトランジスタが形成され、配線層１９の上にフリップチップ電極２６，２７，２８が形成され、スクライブライン上の機能母体のシリコンが一部エッチングされて切り込み部２０が形成されている。詳細を後に図５で示すように一般的な公知の工程でＮＰＮトランジスタが作成されているものに独自の切り込み部２０が加えられている。切り込み部２０は貼り合わせ部の応力の緩和手段であり、本発明の要点の一つである。電極はフリップチップ構造であり、アルミ薄膜の上にバリアメタルを経て厚さ２０μｍの金電極が形成されている。フリップチップの電極の形成はメッキ以外の形成方法としてスタッドバンプで約３０μｍ形成して、高さの均一化のためのレベリングを行い約２０μｍの高さとすることも可能である。図４−ｂはウエーハと同一サイズの熱可塑性のインタ−ポーザー（中間基板材）８０である。図４−ｃはウエーハと同一サイズの耐熱性のある配線基板４０であり、両面に電極６１、６０が形成されその間がビア５０により接続されている。図４−ｄにおいて図４−ａに示す半導体素子が形成されているシリコン基板と図４−ｂのインターポーザーと図４−ｃの配線基板とが貼り合わされて、真空中にて３００℃で加圧された状態を示している。これによりウエーハレベルの素子保護と電極の取り出しが完成となる。すなわち、電極については素子のフリップチップの材料である金とプリント基板の電極材料である銅が共晶状態で結合して、シリコン素子の表面と配線基板の表面は熱可塑性材料が軟化して密着した状態となる。この後に貼りあわセ温度である約３００℃の近傍の温度でシリコン基板をＫＯＨ水溶液、或いはＫＯＨ蒸気にてエッチング除去することにより熱可塑性の配線基板４０の上には薄膜のシリコンの素子がスクライブライン上の切り込み部２０により分離され、フリップチップで接続されている状態となる。この分離によりシリコンは素子毎に分離されてプリント基板に搭載されている状態となり、一般的にはシリコンの熱膨張係数約４ｐｐｍとプリント基板の熱膨張係数約２０ｐｐｍとの大きな熱膨張差により発生する応力がシリコンウエーハ全面に及ぶことなく一つの素子だけの局所にとどまる。この効果により約３００℃の温度から室温に降下させても配線基板とシリコンの熱膨張差により基板が反ることは軽微にとどまる。図４−ｅの状態は３００℃から室温に降下した状態を示す。この状態において真空中或いは減圧中で樹脂を塗布して保護樹脂層９０を形成した状態が図４−ｆであり、スクライブライン上の切り込み部２０にも保護樹脂が充填されることにより素子側壁の保護材料ともなる。樹脂はポッティング以外にも板状の樹脂を貼り合わせることも可能である。この後にスクライブライン上において素子を分離すれば、チップサイズパッケージの完成である。

図４−ｂにおける熱可塑性材料は例えば厚さ約３０ミクロンのＰＥＥＫ・ＰＥＩ材をベースとする熱可塑性の材料であり、４００℃では液状となる為に約３００℃で貼り合わせを推奨される材料である。図４−ｃにおけるプリント基板も同様な材料からなる熱可塑性材料である。ビア５０は銅からなる外部電極６０と銅からなる内部電極６１を接続しており銀が主材料の金属であり発熱が大きい用途ではできるだけ多数のビアを設けることにより熱抵抗を下げることができる。また、図４−ｅにおいてシリコンをエッチングにより素子が分離するようにしたが、シリコンを薄くすることにより応力は小さくなるために、必ずしも素子を分離する構造とする必要はない場合もある。

図５は図４で用いるシリコン素子の製造工程をトランジスタの例をとり示している。本事例では貼り合わせのウエーハはシリコン酸化膜１２を形成したシリコン基板１１にもう一枚のシリコンウエーハを貼り合わせて、その後に必要な厚さまでラッピングして形成したＮ型シリコン層１３を有するものである。図はＮＰＮトランジスタを形成した事例であり、シリコン基板１３を貼り合わせた表面、すなわちシリコン酸化膜１２との界面にはＮ＋拡散層１４が形成されている。これはＮＰＮトランジスタのコレクタ抵抗を下げるためのものである。そしてＮ−層からなるシリコン層１３には詳細は図５に示すような構造の素子が作りこまれている。配線層１９を介してコレクタ電極２６、ベース電極２７、エミッタ電極２８が形成されている。図５−ａはシリコン酸化膜を介して貼り合わせウエーハである。母材となるシリコン基板１１を酸化してその面にトランジスタ素子などを形成する機能母材となるシリコン基板を貼り合わせ、その後に機能母材のシリコン基板の厚さを薄くしてシリコン基板１３としたものである。Ｎ＋埋め込み層１４は貼り合わせの前にＮ＋拡散をしたものである。この構造は近年、普及の始まった酸化膜を介して貼り合わせたシリコンウエーハである。図５−ｂはＰ拡散１５，Ｎ＋拡散１６，Ｐ＋拡散１７，Ｎ＋拡散１８を順次公知のフォトリソグラフィーと拡散を繰り返して形成した状態を表している。図５−ｃはその状態においてスクライブライン上の一部においてシリコンエッチングして切り込み部２０を形成した状態を表している。図５−ｄはその状態に電源層１９を設けた状態を表している。スクライブライン上の切り込み部２０の側壁にはこの過程においてシリコン酸化膜２１が形成される。図５−ｅはその状態からフリップチップ電極を形成した状態を示している。

図６に本発明による素子とパッケージ構造の別の構成と作成手順を示す。図２に示した概念を成立させる別の構成である。配線基板の材料の熱膨張係数が大きくシリコンとの界面で発生する応力を緩和する構造である。図６−ａはシリコン基板１１１の上にトランジスタが形成され、配線層１９の上にフリップチップ電極２６，２７，２８が形成されている状態を示す。詳細は図７で示すものである。図６−ｂはウエーハと同一サイズの熱可塑性のインタ−ポーザー（中間基板材）８０である。図６−ｃはウエーハと同一サイズの熱可塑性材料或いは金属ベース材料からなる配線基板１４０であり、両面に電極６１、６０が形成されその間がビア５０により接続されている。図６−ｃは同じ材料の配線基板である。図６−ｅにおいて図６−ａに示す半導体素子が形成されているシリコン基板１０と図６−ｂのインターポーザー８０，８１と図６−ｃの配線基板，図６−ｄの基板とが貼り合わされて、真空中にて３００℃で加圧された状態を示している。これによりパッケージングと電極間接続が同時に行われる。配線基板の熱膨張性数がシリコンとは異なるもののシリコンの両面からバランス良く引っ張り応力が働くために図６−ｅの貼り合わされた３００℃の状態のから室温まで変化させても反りなどの問題は発生しないことが特徴である。室温状態の図６−ｅの状態において、ウエーハ状態のチップサイズパッケージは完成して、電気的検査などの後に素子を分離すればチップサイズパッケージの完成である。

図６−ｂは厚さ約３０ミクロンの熱膨張係数がシリコンより大きい熱可塑性の材料からなるインタ−ポーザー８０であり、４００℃では液状となる為に約３００℃で貼り合わせを推奨される材料である。図６−ｃは同様な材料からなる熱可塑性材料配線基板、或いは高温に耐える金属ベース材料からなる配線基板であり、その配線基板にビア５０が作り込まれており、銅からなる外部電極６０と銅からなる内部電極６１を接続している。図６−ｄは図６−ｃと同じ材料である。図６−ａ、ｂ、ｃ、ｄをウエーハの形状状態で合体して約３００℃の真空中で加圧硬化することによりウエーハレベルの素子保護と電極の取り出しが完成となることは前事例の発明と同様である。本事例においてはシリコン素子を両面から同じ配線基板材挟み、その応力のバランスをとる必要があり、ビアの密度や電極の数量などを考慮して配線基板材の厚さは必ずしも同じとは限らない。厚さでもって両面の応力のバランスをとる必要がある。

図７において図６で使用する半導体素子の構造を示す。一般的な公知の工程でＮＰＮトランジスタが作成されているものである。図７−ａにおいてウエーハの母材となるシリコン基板１１１にダイオードやＩＣの機能が作りこむまれ、図はＮＰＮトランジスタを形成した事例であり、Ｎ＋埋め込み層１１４はＮＰＮトランジスタのコレクタ抵抗を下げるためのものである。そしてＮ−層からなる１１３はトランジスタのコレクタ層である。図７−ｂにおいて配線層１９を形成して、図７−ｃはフリップチップ電極を形成した状態であり、コレクタ電極２６、ベース電極２７、エミッタ電極２８が形成されている。これらのフリップチップ構造の電極はアルミ薄膜の上にバリアメタルを経て厚さ２０μｍの金電極が形成されている。フリップチップの電極の形成はメッキ以外の形成方法としてスタッドバンプで約３０μｍ形成して、高さの均一化のためのレベリングを行い約２０μｍの高さとすることも可能である。本発明の構成ではシリコンの厚さは貼り合わせ時に決まるため、電極形成後にできるだけ薄くラッピングする必要がある。

図８に本発明による素子とパッケージ構造の別の構成と作成手順を示す。図２に示した概念を成立させる別の構成である。配線基板の材料として熱膨張係数がシリコン基板に近いものを使用する場合の事例である。金属ベース材料では熱膨張係数が合わず適用できない構造であるが、熱可塑性の材料では可能である。図８−ａは構造母体のシリコン２１１の上にトランジスタが形成され、配線層１９の上にフリップチップ電極２６，２７，２８が形成されている状態を示す。スクライブライン上のシリコンが一部トレンチエッチングされて切り込み部２２０が形成されている。詳細は図９で示すものである図８−ｂはウエーハと同一サイズでシリコンと熱膨張係数が近い材料からなる熱可塑性のインタ−ポーザー（中間基板材）２８０，２８１である。図８−ｃはウエーハと同一サイズでシリコンと熱膨張係数が近い熱可塑性材料からなるプリント基板２４０であり、両面に電極６１、６０が形成されその間がビア５０により接続されている。図８−ｄにおいて図８−ａに示す半導体素子が形成されているシリコン基板２１０と図８−ｂのインターポーザー２８０と図８−ｃの配線基板２４０とが貼り合わされて、真空中にて３００℃で加圧された状態を示している。これによりパッケージングと電極間接続が同時に行われる。この状態からシリコン基板をラッピングなどにより薄くするために、加工のし易い室温まで下げる。プリント基板の熱膨張性数がシリコンに合わせてあるために図８−ｄの貼り合わされた３００℃の状態のから室温まで変化させても反りなどの問題は発生しないことが特徴である。室温でシリコン２１１をラッピングで薄くし、トレンチで切り込みを入れた切れ込み部２２０が露出する状態までシリコンをラッピングした状態が図８−ｅである。この状態においてシリコンの機能母体部分は素子毎に分離されてプリント基板に搭載されている状態となる。室温状態の図８−ｅの状態において、真空中或いは減圧中で樹脂を塗布して保護樹脂層９０を形成した状態が図８−ｆであり、スクライブライン上の切り込み部２２０にも保護樹脂が充填されている。

図８−ｂは厚さ約３０ミクロンの熱膨張係数がシリコンに近い熱可塑性の材料からなるインタ−ポーザー２８０，２８１あり、約３００℃で貼り合わせを推奨される材料である。図８−ｃは同様な材料からなる配線基板２４０であり、そのプリント基板にビア５０が作り込まれており、銅からなる外部電極６０と銅からなる内部電極６１を接続している。図８−ａ、ｂ、ｃをウエーハの形状状態で合体して約３００℃の真空中で加圧硬化することによりウエーハレベルの素子保護と電極の取り出しが完成となることは前事例の発明と同様である。図８−ｄの事例ではシリコンをラッピングにて薄くしたが前事例のようにＫＯＨ水溶液にて、或いはＫＯＨ蒸気にてシリコンをエッチング除去することも可能である。図８−ｅにおいて樹脂はポッティング以外にも板状の樹脂を貼り合わせることも可能である。また、図８−ｅにおいてシリコンをラッピングして素子が分離するようにしたが、シリコンを薄くすることにより応力は小さくなるために、必ずしも素子を分離する構造とする必要はない。

図９において図８で使用する半導体素子の構造を示す。一般的な公知の工程でＮＰＮトランジスタが作成されているものである。図９−ａにおいてウエーハの母材となるシリコン基板２１１にダイオードやＩＣの機能が作りこむまれ。図はＮＰＮトランジスタを形成した事例であり、Ｎ＋埋め込み層２１４はＮＰＮトランジスタのコレクタ抵抗を下げるためのものである。図９−ｂに示す様な公知の手法によりＰ−層１５、Ｎ＋コレクター層１６、Ｐ＋ベース層１７、Ｎ＋エミッタ層１８が形成される。に示すような構造の素子が作りこまれている。配線層１９を介してコレクタ電極２６、ベース電極２７、エミッタ電極２８が形成されている。この状態でスクライブラインの一部のシリコンがトレンチエッチングで除去され切り込み部２２０が形成される。これらの電極はフリップチップ構造である。アルミ薄膜の上にバリアメタルを経て厚さ２０μｍの金電極が形成されている。フリップチップの電極の形成はメッキ以外の形成方法としてスタッドバンプで約３０μｍ形成して、高さの均一化のためのレベリングを行い約２０μｍの高さとすることも可能である。

以上説明してきた事例ではパッケージ基板としては熱可塑性インポーザ−を用いて、耐熱性のある配線基板との接着にシリコン素子との組み合わせを開示した。この他にもガラスエポキシ基板を用いて異方性導電接着剤による接着など組み合わせによる構成も同様に可能である。また、セラミックス基板と熱可塑性のインポーザ−との組み合わせによる構成、セラミックス基板と異方性導電接着剤との組み合わせによる構成など考えられる。これらの組み合わせは熱伝導率の値や電極間の接続抵抗の値の要求値、及び作りやすさを考慮しながら選ぶことができる。

図１０はウエーハと素子部の拡大図と一つの素子との関係を示す図である。図１０−ａは６インチウエーハのシリコン基板１００を示している。図１０−ｂに示すように一つの発光素子は０．８ｍｍ×０．４ｍｍである。素子はシリコン酸化膜を介して２枚のシリコン基板を貼り合わせたシリコン基板上にトランジスタを設けた事例であり、横方向に３つの電極を持つものである。図１０−ｃに半導体素子をパッケージした断面図を示す。図１０−ｂに示した構造において半導体素子のスクライブライン上の切り込み部２０が他の素子との境界である。図１０−ｂの状態で真空中で約３００℃にて外部に面しているシリコン面と配線基板面から加圧して貼り合わされた後、その近傍の温度でシリコン基板がエッチングにより除去した状態を示している。この状態で配線基板上の半導体素子は素子毎に分離されているため、３００℃近傍から室温に戻した時にも大きなストレスなく保持されることが特徴である。その後に図１０−ｃの様に樹脂基板９０を真空中或いは減圧下において形成し、硬化した状態を示している。スクライブライン上の切り込み部２０には樹脂基板の材料が充填されている。

図１１はパッケージ後の素子部の断面図と半導体素子のフリップチップ電極の関係とパッケージの電極部の関係を示す図である。図１１−ａはパッケージ後の素子部の断面図、図１１−ｂは半導体素子のフリップチップ電極の図、図１１−ｃはパッケージ後の電極部を示す図である。図１１−ａの断面図において、シリコン酸化膜１２、素子機能を作りこむシリコン膜層１３、電極層１９，フリップチップ電極２６，２７，２８、配線基板４０、インタ−ポーザー８０、８１からなる素子構造である。図１１−ｂに示すように素子の電極はフリップチップ電極２６、２７，２８は円柱形状のものである。図１１−ｃにおいてパッケージの電極を示す。コレクタ電極３６、ベース電極３７、エミッタ電極３８を示している。電極は銅をベースとして、その表面には半田メッキがなされている。

図１０、図１１に示すように半導体素子のパッケージングはウエーハ状態で行うことができ、その後の検査も全てウエーハ状態で行うことができる。図１０、１１の事例では３端子のトランジスタを例に挙げたが、より多くの複数の端子を持つ集積化回路のチップサイズパッケージに適用することも可能であり、その場合にはパッケージ基板の外部の端子は銅ボールとしてマトリックス的に配置するパッケージ構造とすることも可能である。

産業上の利用の可能性

半導体素子の小型パッケージ技術はその用途が拡大している。本発明は、ウエーハ状態でパッケージができ、ウエーハ状態で電気的検査を行うことができ、個別部品に分離した後もテープに貼りつけたウエーハ状態或いはそれをエキスバンドした状態で扱うことができるものであり、パッケージコストおよびハンドリングコストを大幅に低減できるものであり、産業界への貢献が大きく期待される発明である。

１・・・トランジスタ素子 ２・・・ボンディングワイア ３・・・リードフレーム
４・・・モールド樹脂 ５・・・エミッタリード端子 ６・・・コレクタリード端子
７・・・ベースリード端子 １１、１１１、２１１・・・シリコン基板（構造母体）
１２・・・シリコン酸化膜 １３、１１３、２１３・・・シリコン層（Ｎ層の機能母体）
１４、１１４、２１４・・・Ｎ＋埋め込み層 １５・・・Ｐ＋拡散層
１６・・・Ｎ＋拡散層 １７・・・Ｐ＋ベース層 １８・・・Ｎ＋エミッタ層
１９・・・配線層 ２０、２２０・・・スクライブライン部の切り込み部
２１，２２１・・・スクライブライン部の切り込み部の側壁のシリコン酸化膜
２６・・・コレクタ ２７・・・ベース ２８・・・エミッタ
３６・・・コレクタ電極 ３７・・・ベース電極 ３８・・・エミッタ電極
４０，１４０、１４１、２４０、・・・配線基板 ５０・・・ビア
６０・・・外部電極 ６１・・・内部電極
８０、８１、２８０、２８１・・・インポーザー
９０・・・保護樹脂 １００・・・本発明の素子を形成した６インチウエーハ
１５０・・・マザーボード １５１・・・マザーボードの電極

Claims (11)

1. 表面と裏面に複数の電極を持ちこれらの両面の電極を接続するビアを有する配線基板の表面電極と半導体素子の電極面の電極とが相接して接続され、半導体素子の電極面と配線基板の表面とが密着度を高める材料で貼り合わされて、この密着度を高める材料と配線基板とにより半導体素子の電極面が保護され、この前記パッケージ基板の裏面の電極を半導体素子へ電源を供給する電極とするパッケージング構造において、配線基板と半導体素子の貼り合わせの後、貼り合わせ処理温度の近傍温度にて半導体素子の基板が素子の機能上必要な部分以外は除去されることを特徴として、このパッケージングの少なくとも一部が半導体素子がウエーハ状態の時に形成され、最終的には個々の素子として分離され使用されることを特徴とする半導体装置。
2. 請求項１において半導体素子の基板が除去された面に他の保護材料が塗布されること、或いは他の保護材料が貼り合わされることを特徴とする半導体装置。
3. 請求項１、２において半導体素子の基板は酸化膜で分離された二つの部分からなるシリコン基板であり、配線基板との貼り合わせの後に、貼り合わせの処理温度の近傍温度にて配線基板との貼り合わせ面ではない方のシリコン酸化膜で分離されたシリコン基板がエッチング液で除去されることを特徴とする半導体装置。
4. 請求項１、２、３において、半導体素子はスクライブライン上の少なくとも一部に切り込み部を持ち、配線基板に貼り合わせた後、半導体素子の基板を除去することにより配線基板に半導体素子が貼り合わせた状態で半導体素子が個々の素子部に分離される構造を持つことを特徴とする半導体装置。
5. 請求項１，２，３、４において半導体素子の基板はシリコン基板であり、半導体素子はスクライブライン上の少なくとも一部にトレンチ技術などで形成した切り込み部を持ち、配線基板に貼り合わせた後、半導体素子を形成してある面がパッケージ基板と貼り合わされた後に、室温近傍の温度にてパッケージ基板との貼り合わせ面ではない方のシリコン基板をラッピングなどにより除去して切り込み部に到達するようしてパッケージ基板に半導体素子が貼り合わせた状態で半導体素子が個々の素子部に分離される構造を持つことを特徴とする半導体装置。
6. 請求項１，２，３、４、５において半導体素子の基板はシリコン基板であり、半導体素子はスクライブライン上の少なくとも一部にトレンチ技術などで形成した切り込み部を持ち、熱膨張係数がシリコンに近い配線基板に貼り合わせた後、半導体素子を形成してある面が配線基板と貼り合わされた後に、室温近傍の温度にてパッケージ基板との貼り合わせ面ではない方のシリコン基板をラッピングなどにより除去して切り込み部に到達するようしてパッケージ基板に半導体素子が貼り合わせた状態で半導体素子が個々の素子部に分離される構造を持つことを特徴とする半導体装置。
7. 表面と裏面に複数の電極を持ちこれらの両面の電極を接続するビアを有する配線基板の表面電極と半導体素子の電極面の電極とが相接して接続され、半導体素子の電極面と配線基板の表面とが密着度を高める材料で貼り合わされて、この密着度を高める材料とパッケージ基板とにより半導体素子の電極面が保護され、この前記パッケージ基板の裏面の電極を半導体素子へ電源を供給する電極として、半導体の基板側の面には配線基板と同様な材料で同様な厚さ、構成を持つ保護基板が貼り合わされてなるパッケージング構造において、これらの半導体素子とパッケージ基板と保護基板が貼り合わされ、接続を確実にする温度で処理し、その後常温に戻し、このパッケージングの少なくとも一部が半導体素子がウエーハ状態の時に形成され、最終的には個々の素子として分離され使用されることを特徴とする半導体装置。
8. 請求項１，２，３、４、５，６，７において半導体素子と配線基板を貼り合わせる材料として熱可塑性の材料を用いることを特徴とした半導体装置
9. 請求項１，２，３、４、５，６，７，８において半導体素子と配線基板を貼り合わせる材料として熱可塑性の材料を用い、配線基板として同じ材料を用いることを特徴とした半導体装置。
10. 請求項１，２，３、４、５，６，７，８、９において半導体素子の電極材料と配線基板の電極材料との界面が共晶温度以上の温度で貼り合わせ後の温度処理行うことを特徴とした半導体装置。
11. 請求項１，２，３、４、５，６，７，８、９，１０において半導体素子の電極は金であり、配線基板の材料は銅であり、貼り合わせる後の温度処理は金−銅の共晶温度以上で行うことを特徴とする半導体装置。

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