JP2012169385A - Silicon carbide semiconductor device - Google Patents

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英夫 松木
Kensaku Yamamoto
建策 山本
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Masahiro Suzuki
巨裕 鈴木
Hideshi Takatani
秀史 高谷
Masahiro Sugimoto
雅裕 杉本
Jun Morimoto
淳 森本
Shigemasa Soejima
成雅 副島
Takeshi Ishikawa
剛 石川
Yukihiko Watanabe
行彦 渡辺
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Abstract

PROBLEM TO BE SOLVED: To reduce the on-resistance when a deep layer is formed so as to intersect a trench configuring a trench gate structure.SOLUTION: The structure where a p-type deep layer 10 is separated entirely or partially from the inner wall surface of a trench 6, i.e. a layout where the p-type deep layer 10 is not in contact with any one of the side surface or the bottom face of the trench 6, is employed. For example, the p-type deep layer 10 is formed only in a place separated from a trench gate structure, so as not to come into contact with both the side surface and the bottom face of the trench gate structure. Consequently, the channel width can be widened when a channel is formed by applying a gate voltage to a gate electrode 9 during the on-time. When compared with a case where the p-type deep layer 10 is formed so as to come into contact with the trench 6, width of a JFET region can be widened and since the JFET resistance can be reduced, the on-resistance can be reduced.

Description

本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。   The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a semiconductor switching element having a trench gate structure.

ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。   In the SiC semiconductor device, it is effective to increase the channel density in order to flow a larger current. For this reason, MOSFETs having a trench gate structure are adopted and put into practical use in silicon transistors. This trench gate structure is naturally applicable to a SiC semiconductor device, but there is a big problem when applied to SiC. That is, since SiC has a breakdown electric field strength 10 times that of silicon, SiC semiconductor devices are used in a state where a voltage nearly 10 times that of silicon devices is applied. For this reason, an electric field 10 times stronger than that of the silicon device is also applied to the gate insulating film formed in the trench that has entered SiC, and the gate insulating film is easily broken at the corner of the trench. .

このような問題を解決するものとして、特許文献１において、ｐ型ベース領域の下方に、トレンチゲート構造を構成するトレンチに対して交差するようにストライプ状のｐ型ディープ層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、各ｐ型ディープ層からｎ-型ドリフト層側に伸びる空乏層によって高電圧がゲート絶縁膜側に入り込み難くなるようにすることで、ゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。 In order to solve such a problem, in Patent Document 1, a SiC semiconductor device in which a striped p-type deep layer is formed below a p-type base region so as to intersect with a trench constituting a trench gate structure. Has been proposed. In this SiC semiconductor device, the depletion layer extending from each p-type deep layer to the n − -type drift layer side makes it difficult for high voltage to enter the gate insulating film side, thereby reducing the electric field concentration in the gate insulating film. Thus, the gate insulating film is prevented from being destroyed.

特開２００９−１９４０６５号公報JP 2009-194065 A

しかしながら、上記特許文献１のようにｐ型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、ｐ型ディープ層によって電流経路が狭められ、隣り合うｐ型ディープ層間においてＪＦＥＴ領域を形成するため、オン抵抗の上昇を招く。   However, the structure in which the p-type deep layer is provided as in Patent Document 1 is effective in preventing electric field concentration on the gate insulating film. However, the current path is narrowed by the p-type deep layer, and adjacent p-type layers are formed. Since the JFET region is formed between the deep layers, the on-resistance is increased.

本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるＳｉＣ半導体装置を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a SiC semiconductor device capable of reducing the on-resistance when a deep layer is formed so as to intersect with a trench constituting a trench gate structure. To do.

上記目的を達成するため、請求項１に記載の発明では、ゲート電極（９）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部に反転型のチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、ディープ層（１０）の全部もしくは一部がトレンチ（６）の内壁面から離間していること特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, an inverted type is formed on the surface portion of the base region (3) located on the side surface of the trench (6) by controlling the voltage applied to the gate electrode (9). Silicon carbide semiconductor device comprising an inversion-type MOSFET that forms a channel region and flows current between source electrode (11) and drain electrode (13) via source region (4) and drift layer (2) A plurality of deep layers (10) of the second conductivity type disposed below the base region (3) and formed deeper than the trench (6) and intersecting the longitudinal direction of the trench (6). And all or part of the deep layer (10) is separated from the inner wall surface of the trench (6).

このように、ディープ層（１０）の全部もしくは一部がトレンチ（６）の内壁面から離間した構造となるようにしている。このため、オン時にゲート電極（９）にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ディープ層（１０）をトレンチ（６）と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。   Thus, all or part of the deep layer (10) is separated from the inner wall surface of the trench (6). For this reason, when a channel is formed by applying a gate voltage to the gate electrode (9) at the time of ON, the channel width can be widened. Therefore, compared to the case where the deep layer (10) is formed so as to be in contact with the trench (6), the width of the JFET region can be increased and the JFET resistance can be reduced, so that the on-resistance is reduced. It becomes possible.

例えば、請求項２に記載したように、トレンチ（６）の側面からディープ層（１０）が第１所定距離離間した構造とすることができる。この場合、請求項３に記載したように、ディープ層（１０）を下層領域と上層領域の二層構造とし、上層領域において、トレンチ（６）の側面からディープ層（１０）が第１所定距離離間した構造となるようにすることができる。   For example, as described in claim 2, the deep layer (10) can be separated from the side surface of the trench (6) by a first predetermined distance. In this case, as described in claim 3, the deep layer (10) has a two-layer structure of a lower layer region and an upper layer region, and in the upper layer region, the deep layer (10) is a first predetermined distance from the side surface of the trench (6). The structure can be separated.

請求項４に記載の発明では、ドリフト層（２）のうちトレンチ（６）の側面において該トレンチ（６）とディープ層（１０）との間に位置する部分は、該ドリフト層（２）のうちディープ層（１０）よりも下方に位置する部分より不純物濃度が高くされた電流拡散層（２ａ）とされていることを特徴としている。   In the invention according to claim 4, a portion of the drift layer (2) located between the trench (6) and the deep layer (10) on the side surface of the trench (6) is formed on the drift layer (2). Of these, the current diffusion layer (2a) has a higher impurity concentration than the portion located below the deep layer (10).

このような構造の場合、ゲート電極（９）に対してゲート電圧を印加したときに、トレンチ（６）の側面のうち電流拡散層（２ａ）が形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、より隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。   In the case of such a structure, when a gate voltage is applied to the gate electrode (9), current flows in a wider range in the portion of the side surface of the trench (6) where the current diffusion layer (2a) is formed. Thus, the current flowing range can be dispersed and the current path can be made wider. For this reason, the JFET resistance in the JFET region formed between the adjacent deep layers (10) can be reduced, and the on-resistance can be further reduced.

また、請求項５に記載したように、トレンチ（６）の底部からディープ層（１０）が第２所定距離離間した構造とすることもできる。この場合、請求項６に記載したように、ディープ層（１０）を下層領域と上層領域の二層構造とし、下層領域において、トレンチ（６）の底部からディープ層（１０）が第２所定距離離間した構造となるようにすることができる。   Further, as described in claim 5, the deep layer (10) may be separated from the bottom of the trench (6) by a second predetermined distance. In this case, as described in claim 6, the deep layer (10) has a two-layer structure of a lower layer region and an upper layer region, and in the lower layer region, the deep layer (10) is a second predetermined distance from the bottom of the trench (6). The structure can be separated.

請求項７に記載の発明では、複数のディープ層（１０）のうちの一部が選択的にトレンチ（６）の内壁面から離間している構造のディープ層（１０）とされていることを特徴としている。   In the invention according to claim 7, a part of the plurality of deep layers (10) is a deep layer (10) having a structure that is selectively separated from the inner wall surface of the trench (6). It is a feature.

このように、複数のディープ層（１０）のうちの一部にのみ選択的に請求項１ないし６に記載の構造のディープ層（１０）を設けるようにしても良い。   Thus, you may make it selectively provide the deep layer (10) of the structure of Claims 1 thru | or 6 selectively only in one part among several deep layers (10).

請求項８に記載の発明では、ディープ層（１０）は、ベース領域（３）と電気的に接続されていることを特徴としている。   The invention according to claim 8 is characterized in that the deep layer (10) is electrically connected to the base region (3).

このように、ディープ層（１０）をベース領域（３）と電気的に接続することで、ディープ層（１０）をベース領域（５）の電位、つまりソース電位に固定することができる。   Thus, by electrically connecting the deep layer (10) to the base region (3), the deep layer (10) can be fixed to the potential of the base region (5), that is, the source potential.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。1 is a perspective sectional view of a MOSFET having an inverted trench gate structure according to a first embodiment of the present invention. 図１のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面図である。It is sectional drawing when cut | disconnecting in parallel with xz plane in the AA of FIG. 図１のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面図である。It is sectional drawing when cut | disconnecting in parallel with xz plane in the BB line of FIG. 図１のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面図である。It is sectional drawing when cut | disconnecting in parallel with yz plane in CC line of FIG. 図１のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面図である。It is sectional drawing when cut | disconnecting in parallel with yz plane in the DD line | wire of FIG. トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。FIG. 5 is a partial perspective sectional view showing a state in the vicinity of a trench 6 in which a gate oxide film 8 and a gate electrode 9 are omitted in a trench gate structure. 図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the MOSFET having the trench gate structure shown in FIG. 1. 図４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 5 is a cross-sectional view showing the manufacturing process of the MOSFET having the trench gate structure following FIG. 4. 本発明の第２実施形態にかかるＳｉＣ半導体装置の斜視断面図である。It is a perspective sectional view of the SiC semiconductor device concerning a 2nd embodiment of the present invention. 図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図および図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。7 is a cross-sectional view taken along line EE in FIG. 6 when cut in parallel to the xz plane, and a cross-sectional view taken along line FF in FIG. 6 in parallel with the yz plane. 本発明の第３実施形態にかかるＳｉＣ半導体装置の斜視断面図である。It is a perspective sectional view of the SiC semiconductor device concerning a 3rd embodiment of the present invention. 図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図および図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。FIG. 9 is a cross-sectional view taken along line GG in FIG. 8 when cut parallel to the xz plane, and a cross-sectional view taken along line H-H in FIG. 8 parallel to the yz plane. 本発明の第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。It is a perspective sectional view of the SiC semiconductor device concerning a 4th embodiment of the present invention. 図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図および図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。11 is a cross-sectional view taken along line II in FIG. 10 and parallel to the xz plane, and a cross-sectional view taken along line JJ in FIG. 10 and parallel to the yz plane. 本発明の第５実施形態にかかるＳｉＣ半導体装置の斜視断面図である。It is a perspective sectional view of the SiC semiconductor device concerning a 5th embodiment of the present invention. 図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図および図８中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。FIG. 13 is a cross-sectional view taken along line KK in FIG. 12 when cut parallel to the xz plane and a cross-sectional view taken along line LL in FIG. 8 parallel to the yz plane. 本発明の第６実施形態にかかるＳｉＣ半導体装置の斜視断面図である。It is a perspective sectional view of the SiC semiconductor device concerning a 6th embodiment of the present invention. 図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図および図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。It is sectional drawing when cut | disconnected in parallel with xz plane in the MM line of FIG. 14, and sectional drawing when cut | disconnected in parallel with yz plane in the NN line | wire in FIG. 他の実施形態で説明するＳｉＣ半導体装置であって、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。FIG. 6 is a partial perspective cross-sectional view showing a state in the vicinity of a trench 6 in which a gate oxide film 8 and a gate electrode 9 are omitted in a trench gate structure, which is an SiC semiconductor device described in another embodiment.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられるトレンチゲート構造の半導体スイッチング素子として反転型のＭＯＳＦＥＴについて説明する。 (First embodiment)
A first embodiment of the present invention will be described. Here, an inversion type MOSFET will be described as a semiconductor switching element having a trench gate structure provided in the SiC semiconductor device.

図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２（ａ）〜図２（ｄ）は、図１のＭＯＳＦＥＴの断面図である。図２（ａ）は、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２（ｂ）は、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２（ｃ）は、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２（ｄ）は、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。   FIG. 1 is a perspective sectional view of a MOSFET having a trench gate structure according to the present embodiment. This figure corresponds to the extracted one cell of the MOSFET. Although only one MOSFET cell is shown in the figure, MOSFETs having the same structure as the MOSFET shown in FIG. 1 are arranged so as to be adjacent to each other in a plurality of rows. 2A to 2D are cross-sectional views of the MOSFET of FIG. 2A is a cross-section taken along line AA in FIG. 1 in parallel with the xz plane, and FIG. 2B is cut in line parallel to the xz plane along line BB in FIG. 2C is a cross-sectional view taken along line CC in FIG. 1 and parallel to the yz plane. FIG. 2D is a cross-sectional view taken along line DD in FIG. It is a cross section when cut in parallel.

図１および図２（ａ）〜図２（ｄ）に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。 In the MOSFETs shown in FIGS. 1 and 2A to 2D, an n + type substrate 1 made of SiC is used as a semiconductor substrate. The n + -type substrate 1 has an n-type impurity concentration such as nitrogen of 1.0 × 10 19 / cm 3 and a thickness of about 300 μm. On the surface of the n + type substrate 1, an n − type made of SiC having an n type impurity concentration of, eg, nitrogen of 3.0 × 10 15 to 2.0 × 10 16 / cm 3 and a thickness of about 10 to 15 μm. A drift layer 2 is formed. The impurity concentration of the n − type drift layer 2 may be constant in the depth direction, but the concentration distribution is inclined, and the n + type substrate 1 side of the n − type drift layer 2 is n + type. It is preferable that the concentration be higher than that on the side away from the substrate 1. For example, the impurity concentration in the portion of about 3 to 5 μm from the surface of the n + -type substrate 1 in the n − -type drift layer 2 is preferably higher than that in other portions by about 2.0 × 10 15 / cm 3 . In this way, since the internal resistance of the n − type drift layer 2 can be reduced, the on-resistance can be reduced.

このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。 A p-type base region 3 is formed in the surface layer portion of the n − -type drift layer 2, and an n + -type source region 4 and a p + -type contact layer 5 are formed in an upper layer portion of the p-type base region 3. Has been.

ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。 The p-type base region 3 has a p-type impurity concentration such as boron or aluminum of, for example, 1.0 × 10 16 to 2.0 × 10 19 / cm 3 and a thickness of about 2.0 μm. The n + -type source region 4 is configured such that the n-type impurity concentration (surface concentration) such as nitrogen in the surface layer portion is, for example, 1.0 × 10 21 / cm 3 and the thickness is about 0.3 μm. The p + -type contact layer 5 has a p-type impurity concentration (surface concentration) such as boron or aluminum in the surface layer portion of, for example, 1.0 × 10 21 / cm 3 and a thickness of about 0.3 μm. The n + -type source region 4 is disposed on both sides of a trench gate structure described later, and the p + -type contact layer 5 is provided on the opposite side of the trench gate structure with the n + -type source region 4 interposed therebetween.

また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。 For example, the width is 0.5 to 2.0 μm and the depth is 2.0 μm or more (for example, 2 μm) so as to penetrate the p-type base region 3 and the n + -type source region 4 and reach the n − -type drift layer 2. .4 μm) trenches 6 are formed. The p-type base region 3 and the n + -type source region 4 are arranged so as to be in contact with the side surface of the trench 6.

さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。   Further, the inner wall surface of the trench 6 is covered with a gate oxide film 8, and the inside of the trench 6 is filled with the gate electrode 9 made of doped Poly-Si formed on the surface of the gate oxide film 8. ing. The gate oxide film 8 is formed by thermally oxidizing the inner wall surface of the trench 6, and the thickness of the gate oxide film 8 is about 100 nm on both the side surface side and the bottom side of the trench 6.

このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。 In this way, a trench gate structure is configured. This trench gate structure is extended with the y direction in FIG. 1 as the longitudinal direction. A plurality of trench gate structures are arranged in parallel in the x direction in FIG. 1 to form a stripe shape. Further, the n + type source region 4 and the p + type contact layer 5 are also extended along the longitudinal direction of the trench gate structure.

さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されるようにｐ型ディープ層１０が形成されている。ｐ型ディープ層１０は、一定深さとされ、ｐ型ベース領域３と接続されることで、ｐ型ベース領域３と同電位に固定されている。 Further, p-type deep layer 10 is formed at a position below n - type drift layer 2 below p-type base region 3 so as to extend in a direction intersecting the trench gate structure. The p-type deep layer 10 has a constant depth and is fixed at the same potential as the p-type base region 3 by being connected to the p-type base region 3.

本実施形態の場合、ｐ型ディープ層１０は、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設され、それがトレンチ６の長手方向において複数本並べられて配置されている。このｐ型ディープ層１０は、トレンチ６の底部よりも深く形成されており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされ、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。また、ｐ型ディープ層１０は、ｐ型ベース領域３と接することでｐ型ベース領域３と同電位に固定される。 In the case of the present embodiment, the p-type deep layer 10 is in the normal direction (x direction in FIG. 1) with respect to the portion where the channel region is formed on the side surface of the trench 6 in the trench gate structure, that is, in the longitudinal direction of the trench 6. It extends in the vertical direction, and a plurality of them are arranged in the longitudinal direction of the trench 6. The p-type deep layer 10 is formed deeper than the bottom of the trench 6, and the depth from the surface of the n − -type drift layer 2 is about 2.6 to 3.0 μm (the bottom of the p-type base region 3). And the p-type impurity concentration such as boron or aluminum is, for example, 1.0 × 10 17 / cm 3 to 1.0 × 10 19 / cm 3. Yes. The p-type deep layer 10 is fixed at the same potential as the p-type base region 3 by contacting the p-type base region 3.

具体的には、ｐ型ディープ層１０は、全部もしくは一部がトレンチ６の内壁面から離間した構造、すなわち少なくともトレンチ６の側面もしくは底面のいずれか一方と接していないレイアウトとされている。本実施形態では、トレンチゲート構造の側面と底面の双方と接しないように、トレンチゲート構造から離間した場所にのみｐ型ディープ層１０を形成してある。すなわち、上記したようにトレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、トレンチ６が形成される位置において、トレンチ６の側面から第１所定距離離れ、かつ、底面から第２所定距離離れた位置までｐ型ディープ層１０を形成せず、ｐ型ディープ層１０が凹形状となるようにしている。このため、トレンチ６の側面および底面では、ｐ型ディープ層１０がｎ-型ドリフト層２よりも下方に備えられた構造となり、トレンチ６の内壁面からはｐ型ディープ層１０が露出していない状態となっている。 Specifically, the p-type deep layer 10 has a structure in which all or part of the p-type deep layer 10 is separated from the inner wall surface of the trench 6, that is, a layout that is not in contact with at least one of the side surface or the bottom surface of the trench 6. In the present embodiment, the p-type deep layer 10 is formed only at a location away from the trench gate structure so as not to contact both the side surface and the bottom surface of the trench gate structure. That is, as described above, the p-type deep layer 10 is extended to the normal line of the side surface of the trench 6, but at the position where the trench 6 is formed, the p-type deep layer 10 is separated from the side surface of the trench 6 by a first predetermined distance and The p-type deep layer 10 is not formed up to a position away from the second predetermined distance by the p-type deep layer 10 so as to have a concave shape. Therefore, the p-type deep layer 10 is provided below the n − -type drift layer 2 on the side and bottom surfaces of the trench 6, and the p-type deep layer 10 is not exposed from the inner wall surface of the trench 6. It is in a state.

図３は、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。図１や図２（ａ）〜図２（ｄ）および図３に示されるように、本実施形態のｐ型ディープ層１０は、最もｎ+型基板１側となる底部からトレンチ６の底部より所定深さ深い位置までの部位はトレンチ６の底部も含めてトレンチ６の長手方向に対する垂直方向にライン状に形成されている。しかし、ｐ型ディープ層１０は、トレンチ６の底部より所定深さ深い位置からそれよりも浅い位置の部位ではトレンチ６の幅よりも大きな寸法分形成されていないためライン状となっておらず、トレンチ６の底部の周囲がｎ-型ドリフト層２で囲まれるようにしてある。このように、ｐ型ディープ層１０は、ライン状に形成されている部分を下層領域、トレンチ６の位置で分断されてライン状となっていない部分を上層領域とした二層構造で構成されている。そして、上層領域において、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間させられた構造とされている。 FIG. 3 is a partial perspective sectional view showing the vicinity of the trench 6 in which the gate oxide film 8 and the gate electrode 9 are omitted in the trench gate structure. As shown in FIG. 1 and FIGS. 2 (a) to 2 (d) and FIG. 3, the p-type deep layer 10 of this embodiment is from the bottom closest to the n + -type substrate 1 to the bottom of the trench 6. The portion up to a predetermined depth is formed in a line shape in a direction perpendicular to the longitudinal direction of the trench 6 including the bottom of the trench 6. However, the p-type deep layer 10 is not formed in a line shape because the p-type deep layer 10 is not formed with a size larger than the width of the trench 6 from a position deeper than the bottom of the trench 6 to a position shallower than that. The periphery of the bottom of the trench 6 is surrounded by the n − type drift layer 2. As described above, the p-type deep layer 10 has a two-layer structure in which a portion formed in a line shape is a lower layer region, and a portion that is divided at the position of the trench 6 and is not in a line shape is an upper layer region. Yes. In the upper region, the p-type deep layer 10 is separated from the side surface of the trench 6 by a first predetermined distance.

このため、本実施形態の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面にチャネルが形成されると、チャネルの幅はトレンチ６の周囲においてはｐ型ディープ層１０が形成されていない場合と同様となり、チャネル幅が広くなる。つまり、オン時に、トレンチ６の側面についてはｎ-型ドリフト層２を通じて電流が流れることができる。したがって、トレンチ６の周囲においてｐ型ディープ層１０を形成しないようにすることで、ｐ型ディープ層１０をトレンチ６の側面および底面の双方に接するように形成した場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。 For this reason, in the case of this embodiment, when a channel is formed on the side surface of the trench 6 when a gate voltage is applied to the gate electrode 9, the width of the channel is the p-type deep layer 10 around the trench 6. As in the case where no is formed, the channel width is increased. That is, current can flow through the n − -type drift layer 2 on the side surface of the trench 6 at the time of turning on. Therefore, by not forming the p-type deep layer 10 around the trench 6, the width of the JFET region compared to the case where the p-type deep layer 10 is formed so as to be in contact with both the side surface and the bottom surface of the trench 6. The JFET resistance can be reduced.

また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。 A source electrode 11 and a gate wiring (not shown) are formed on the surface of the n + type source region 4 and the p + type contact layer 5 and the surface of the gate electrode 9. The source electrode 11 and the gate wiring are composed of a plurality of metals (for example, Ni / Al, etc.), and at least n-type SiC (specifically, the n + -type source region 4 and the gate electrode 9 in the case of n doping) The portion in contact with n-type SiC is made of a metal capable of ohmic contact with n-type SiC, and the portion in contact with at least p-type SiC (specifically, p + -type contact layer 5 or gate electrode 9 in the case of p-doping) is p-type. It is made of a metal capable of ohmic contact with SiC. The source electrode 11 and the gate wiring are electrically insulated by being formed on the interlayer insulating film 12, and the source electrode 11 is connected to the n + -type source region through the contact hole formed in the interlayer insulating film 12. 4 and the p + -type contact layer 5 are in electrical contact, and the gate wiring is in electrical contact with the gate electrode 9.

そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。 Then, on the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 13 are formed. With such a structure, an n-channel inversion type MOSFET having a trench gate structure is formed.

このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。   Such an inverted MOSFET having a trench gate structure operates as follows. First, the inversion layer is not formed in the p-type base region 3 before the gate voltage is applied to the gate electrode 9. Therefore, even if a positive voltage is applied to the drain electrode 13, electrons cannot reach the p-type base region 3 from the n-type source region 4, and no current flows between the source electrode 11 and the drain electrode 13. Not flowing.

次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。 Next, when off (gate voltage = 0V, drain voltage = 650V, source voltage = 0V), a reverse bias is applied even if a voltage is applied to the drain electrode 13, so the p-type base region 3 and the n − -type drift layer A depletion layer spreads between two. At this time, since the concentration of the p-type base region 3 is higher than that of the n − -type drift layer 2, the depletion layer extends almost to the n − -type drift layer 2 side. For example, when the impurity concentration of the p-type base region 3 is 10 times the impurity concentration of the n − -type drift layer 2, the p-type base region 3 extends about 0.7 μm to the p-type base region 3 side and about 7 to the n − -type drift layer 2 side. Although it extends by 0.0 μm, since the thickness of the p-type base region 3 is 2.0 μm, which is larger than the extension amount of the depletion layer, punch-through can be prevented. Since the depletion layer is wider than in the case of the drain 0 V, the region that behaves as an insulator further widens, so that no current flows between the source electrode 11 and the drain electrode 13.

また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。そして、耐圧を見込んでｐ型ディープ層１０の幅を設定してあるため、より高電圧がゲート酸化膜８に入り込まないようにすることが可能となる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。 In addition, since the gate voltage is 0 V, an electric field is also applied between the drain and the gate. For this reason, electric field concentration can also occur at the bottom of the gate oxide film 8. However, since the p-type deep layer 10 is deeper than the trench 6, the depletion layer at the PN junction between the p-type deep layer 10 and the n − -type drift layer 2 is on the n − -type drift layer 2 side. As a result, the high voltage due to the influence of the drain voltage hardly enters the gate oxide film 8. Since the width of the p-type deep layer 10 is set in anticipation of withstand voltage, it is possible to prevent a higher voltage from entering the gate oxide film 8. Thereby, the electric field concentration in the gate oxide film 8, particularly the electric field concentration at the bottom of the trench 6 in the gate oxide film 8 can be relaxed, and the gate oxide film 8 is prevented from being destroyed. Is possible.

一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。 On the other hand, when ON (gate voltage = 20 V, drain voltage = 1 V, source voltage = 0 V), 20 V is applied as the gate voltage to the gate electrode 9, so that it is in contact with the trench 6 in the p-type base region 3. A channel is formed on the surface. For this reason, electrons injected from the source electrode 11 pass through the channel formed in the p-type base region 3 from the n + -type source region 4 and then reach the n − -type drift layer 2. As a result, a current can flow between the source electrode 11 and the drain electrode 13.

さらに、本実施形態では、ｐ型ディープ層１０をトレンチ６の周囲に形成せず、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離れ、底面から第２所定距離離れた位置まで形成されていない構造とされている。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。すなわち、トレンチ６の周囲においては、ｐ型ディープ層１０が形成されていないため、トレンチ６の側面および底面の周囲のｎ-型ドリフト層２にも電流が流れるように電流経路を広げることが可能となる。このため、ｐ型ディープ層１０をトレンチ６と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することが可能となる。 Further, in the present embodiment, the p-type deep layer 10 is not formed around the trench 6, and the p-type deep layer 10 is formed from the side surface of the trench 6 to a position separated by a first predetermined distance and from the bottom surface to a second predetermined distance. The structure is not made. Therefore, when a channel is formed by applying a gate voltage to the gate electrode 9 at the time of turning on, the channel width can be increased. That is, since the p-type deep layer 10 is not formed around the trench 6, the current path can be widened so that the current also flows through the n − -type drift layer 2 around the side surface and the bottom surface of the trench 6. It becomes. For this reason, compared with the case where the p-type deep layer 10 is formed so as to be in contact with the trench 6, the width of the JFET region can be increased, and the JFET resistance can be reduced.

次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。以下、これらの図を参照して説明する。   Next, a method for manufacturing the MOSFET having the trench gate structure shown in FIG. 1 will be described. 4 to 5 are cross-sectional views showing manufacturing steps of the MOSFET having the trench gate structure shown in FIG. 4 and 5, the left side shows a cross-sectional view taken along the line BB in FIG. 1 in parallel with the xz plane (the location corresponding to FIG. 2B), and the right side shows D in FIG. A cross-sectional view taken along line yz in parallel with the yz plane (a place corresponding to FIG. 2D) is shown. Hereinafter, description will be given with reference to these drawings.

〔図４（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。続いて、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの上層領域の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。例えばボロンもしくはアルミニウム濃度が１．０×１０16〜１．０×１０19／ｃｍ3となるようにイオン注入を行っている。このような工程により、トレンチ６の形成予定領域の周囲において、ｐ型ディープ層１０が形成されないようにしつつ、ｐ型ディープ層１０のうちの上層領域を形成できる。 [Step shown in FIG. 4 (a)]
First, an n + -type substrate 1 having an n-type impurity concentration such as nitrogen of 1.0 × 10 19 / cm 3 and a thickness of about 300 μm is prepared. An n − type drift layer 2 made of SiC having an n type impurity concentration such as nitrogen of 3.0 × 10 15 to 2.0 × 10 16 / cm 3 and a thickness of about 15 μm is formed on the surface of the n + type substrate 1. Epitaxially grow. Subsequently, after forming a mask 20 made of LTO or the like on the surface of the n − type drift layer 2, the mask 20 is opened in the formation region of the upper layer region of the p-type deep layer 10 through a photolithography process. Let Then, p-type impurities (for example, boron and aluminum) are ion-implanted from above the mask 20. For example, ion implantation is performed so that the boron or aluminum concentration is 1.0 × 10 16 to 1.0 × 10 19 / cm 3 . By such a process, the upper layer region of the p-type deep layer 10 can be formed while the p-type deep layer 10 is not formed around the region where the trench 6 is to be formed.

〔図４（ｂ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型ディープ層１０のうちの下層領域の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行う。このときのイオン注入の濃度については、図４（ａ）に示す工程と同様としている。この後、マスク２０を除去したのち、注入されたイオンを活性化する。 [Step shown in FIG. 4B]
Through the photolithography process, the mask 20 is opened in the formation region of the lower layer region of the p-type deep layer 10. Then, p-type impurities (for example, boron and aluminum) are ion-implanted from above the mask 20. The ion implantation concentration at this time is the same as the step shown in FIG. Thereafter, after the mask 20 is removed, the implanted ions are activated.

なお、ここではｐ型ディープ層１０のうちの上層領域を形成するためのｐ型不純物のイオン注入を行ったのちに、下層領域を形成するためのｐ型不純物のイオン注入を行うようにしたが、これらの順番を逆にしても良い。ただし、この場合には別々のマスクを用いてイオン注入を行うことが必要になることから、上記した順番で形成することでマスク共通化を図ることが可能となり、上層領域と下層領域とをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。   Here, after ion implantation of the p-type impurity for forming the upper layer region of the p-type deep layer 10, the ion implantation of the p-type impurity for forming the lower layer region is performed. These orders may be reversed. However, in this case, since it is necessary to perform ion implantation using separate masks, it is possible to achieve mask commonization by forming them in the order described above, and the upper layer region and the lower layer region can be self-assembled. They can be formed in alignment, and these can be formed without the influence of mask misalignment.

〔図４（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０15〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。 [Step shown in FIG. 4 (c)]
A p-type impurity layer having a p-type impurity concentration such as boron or aluminum of about 1.0 × 10 15 to 2.0 × 10 19 / cm 3 and a thickness of about 2.0 μm is formed on the surface of the n − -type drift layer 2. Is grown epitaxially to form the p-type base region 3.

〔図５（ａ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。 [Step shown in FIG. 5A]
Subsequently, after forming a mask (not shown) made of, for example, LTO on the p-type base region 3, a mask is formed on the formation region of the n + -type source region 4 through a photolithography process. Open. Thereafter, n-type impurities (for example, nitrogen) are ion-implanted.

さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。 Further, after removing the previously used mask, a mask (not shown) is formed again, and the mask is opened on a region where the p + -type contact layer 5 is to be formed through a photolithography process. Thereafter, p-type impurities (for example, boron and aluminum) are ion-implanted.

そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。 Then, by activating the implanted ions, the n + -type source region 4 having an n-type impurity concentration (surface concentration) such as nitrogen of 1.0 × 10 21 / cm 3 and a thickness of about 0.3 μm is formed. At the same time, the p + -type contact layer 5 having a p-type impurity concentration (surface concentration) such as boron or aluminum of 1.0 × 10 21 / cm 3 and a thickness of about 0.3 μm is formed. Thereafter, the mask is removed.

〔図５（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたエッチングを行ったのち、必要に応じて犠牲酸化工程を行うことで、トレンチ６を形成する。このとき、先に行ったｐ型ディープ層１０の形成工程（図４（ａ）、（ｂ）の工程）において、トレンチ６の形成予定領域の周囲においてｐ型ディープ層１０を形成しないようにしているため、トレンチ６の周囲にはｐ型ディープ層１０が形成されておらず、これらが接していない状態となる。この後、エッチングマスクを除去する。 [Step shown in FIG. 5B]
After forming an etching mask (not shown) on the p-type base region 3, the n + -type source region 4 and the p + -type contact layer 5, the etching mask is opened in a region where the trench 6 is to be formed. Then, after performing etching using an etching mask, a trench 6 is formed by performing a sacrificial oxidation process as necessary. At this time, the p-type deep layer 10 is not formed around the region where the trench 6 is to be formed in the previous step of forming the p-type deep layer 10 (steps of FIGS. 4A and 4B). Therefore, the p-type deep layer 10 is not formed around the trench 6 and is not in contact therewith. Thereafter, the etching mask is removed.

〔図５（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。 [Step shown in FIG. 5 (c)]
By performing the gate oxide film forming step, the gate oxide film 8 is formed on the entire surface of the substrate including the inside of the trench 6. Specifically, the gate oxide film 8 is formed by gate oxidation (thermal oxidation) by a pyrogenic method using a wet atmosphere. Subsequently, a polysilicon layer doped with n-type impurities is formed on the surface of the gate oxide film 8 at a temperature of about 440 nm, for example, at a temperature of 600.degree. 8 and the gate electrode 9 are left.

この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。 The subsequent steps are the same as in the prior art and are not shown. However, after the interlayer insulating film 12 is formed, the interlayer insulating film 12 is patterned and connected to the n + type source region 4 and the p + type contact layer 5. A contact hole is formed, and a contact hole connected to the gate electrode 9 is formed in another cross section. Subsequently, after depositing an electrode material so as to fill the contact hole, the source electrode 11 and the gate wiring are formed by patterning the electrode material. Further, the drain electrode 13 is formed on the back side of the n + type substrate 1. Thereby, the MOSFET shown in FIG. 1 is completed.

以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ｐ型ディープ層１０の全部もしくは一部がトレンチ６の内壁面から離間した構造、すなわち少なくともトレンチ６の側面もしくは底面のいずれか一方と接していないレイアウトとしてある。具体的には、ｐ型ディープ層１０をトレンチ６の周囲に形成せず、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離れ、底面から第２所定距離離れた位置まで形成されていない構造としてある。このため、オン時にゲート電極９にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ｐ型ディープ層１０をトレンチ６と接するように形成する場合と比較してＪＦＥＴ領域の幅を広くすることができ、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。   As described above, according to the SiC semiconductor device of this embodiment, the p-type deep layer 10 is entirely or partially separated from the inner wall surface of the trench 6, that is, at least one of the side surface or the bottom surface of the trench 6. The layout is not touching. Specifically, the p-type deep layer 10 is not formed around the trench 6, but the p-type deep layer 10 is formed from the side surface of the trench 6 to a position that is separated from the bottom surface by a first predetermined distance and from the bottom surface to a second predetermined distance. There is no structure. Therefore, when a channel is formed by applying a gate voltage to the gate electrode 9 at the time of turning on, the channel width can be increased. Therefore, compared to the case where the p-type deep layer 10 is formed so as to be in contact with the trench 6, the width of the JFET region can be increased and the JFET resistance can be reduced, so that the on-resistance can be reduced. It becomes possible.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The SiC semiconductor device according to the present embodiment is obtained by changing the structure of the p-type deep layer 10 with respect to the first embodiment, and the basic structure is the same as that of the first embodiment, so that it is different from the first embodiment. Only the parts that are present will be described.

図６は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図７（ａ）は図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図、図７（ｂ）は、図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。   FIG. 6 is a perspective sectional view of the SiC semiconductor device according to the present embodiment. 7A is a cross-sectional view taken along line EE in FIG. 6 in parallel with the xz plane, and FIG. 7B is cut in parallel with yz plane along line FF in FIG. It is sectional drawing when doing.

図６および図７（ａ）、（ｂ）に示すように、本実施形態では、第１実施形態と異なりｐ型ディープ層１０がトレンチ６の底部とは接した状態にしているが、トレンチ６の側面については第１実施形態と同様にｐ型ディープ層１０がその一部と接しないようにしている。すなわち、トレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、上層領域では、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間して配置されるようにしている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面のうちｎ-型ドリフト層２が残されている部分では電流が流れるようにでき、電流経路を広くすることができる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。 As shown in FIG. 6 and FIGS. 7A and 7B, in this embodiment, unlike the first embodiment, the p-type deep layer 10 is in contact with the bottom of the trench 6, but the trench 6 As with the first embodiment, the p-type deep layer 10 is not in contact with a part thereof. That is, the p-type deep layer 10 is extended to the normal line of the side surface of the trench 6, but the p-type deep layer 10 is arranged to be spaced apart from the side surface of the trench 6 by a first predetermined distance in the upper layer region. ing. In the case of such a structure, when a gate voltage is applied to the gate electrode 9, a current can flow in a portion of the side surface of the trench 6 where the n − type drift layer 2 is left, Can be wide. For this reason, although the effect is reduced as compared with the first embodiment, the JFET resistance in the JFET region formed between the adjacent p-type deep layers 10 can be reduced, so that the on-resistance is reduced. It becomes possible.

また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ａ）、（ｂ）に示したｐ型ディープ層１０の形成の際のイオン注入深さを第１実施形態に対して変更し、ｐ型ディープ層１０のうち下層領域がトレンチ６の底部よりも浅い位置まで形成されるようにすれば良い。   In addition, the manufacturing method of the SiC semiconductor device having the structure of this embodiment is basically the same as that of the first embodiment, and the p-type deep layer 10 shown in FIGS. 4A and 4B is formed. The ion implantation depth of the first embodiment may be changed from that of the first embodiment so that the lower layer region of the p-type deep layer 10 is formed to a position shallower than the bottom of the trench 6.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is also a modification of the structure of the p-type deep layer 10 with respect to the first embodiment, and the basic structure is the same as that of the first embodiment, so that it differs from the first embodiment. Only the parts that are present will be described.

図８は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図９（ａ）は図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図、図９（ｂ）は、図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。   FIG. 8 is a perspective sectional view of the SiC semiconductor device according to the present embodiment. 9A is a cross-sectional view taken along line GG in FIG. 8 in parallel with the xz plane, and FIG. 9B is cut in parallel with yz plane along line HH in FIG. It is sectional drawing when doing.

図８および図９（ａ）、（ｂ）に示すように、本実施形態では、第１実施形態と異なりｐ型ディープ層１０がトレンチ６の側面とは接した状態にしているが、トレンチ６の底部については第１実施形態と同様にｐ型ディープ層１０と接しないようにしている。すなわち、トレンチ６が形成される位置において、トレンチ６の底面から第２所定距離離れた位置までｐ型ディープ層１０を形成しないようにしている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の底面に残されたｎ-型ドリフト層２では電流が流れるようにでき、電流経路を広くすることができる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。 As shown in FIGS. 8 and 9A and 9B, in this embodiment, unlike the first embodiment, the p-type deep layer 10 is in contact with the side surface of the trench 6. As with the first embodiment, the bottom of the p-type deep layer 10 is not in contact with the bottom. In other words, at the position where the trench 6 is formed, the p-type deep layer 10 is not formed to a position away from the bottom surface of the trench 6 by a second predetermined distance. In the case of such a structure, when a gate voltage is applied to the gate electrode 9, current can flow in the n − type drift layer 2 left on the bottom surface of the trench 6, and the current path can be widened. it can. For this reason, although the effect is reduced as compared with the first embodiment, the JFET resistance in the JFET region formed between the adjacent p-type deep layers 10 can be reduced, so that the on-resistance is reduced. It becomes possible.

また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ａ）に示したｐ型ディープ層１０の上層領域の形成の際のイオン注入に用いるマスク２０のマスクパターンを変更するだけで良い。   In addition, the manufacturing method of the SiC semiconductor device having the structure of the present embodiment is basically the same as that of the first embodiment, and at the time of forming the upper layer region of the p-type deep layer 10 shown in FIG. It is only necessary to change the mask pattern of the mask 20 used for ion implantation.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第２実施形態に対して電流経路を拡大する部分の濃度をより高濃度となるようにしたものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is such that the concentration of the portion that expands the current path is higher than that of the second embodiment, and the basic structure is the same as that of the first embodiment. Only the parts different from the first embodiment will be described.

図１０は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１１（ａ）は図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図、図１１（ｂ）は、図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。   FIG. 10 is a perspective sectional view of the SiC semiconductor device according to the present embodiment. 11A is a cross-sectional view taken along the line I-I in FIG. 10 in parallel with the xz plane, and FIG. 11B is cut in the line JJ in FIG. 10 parallel to the yz plane. It is sectional drawing when doing.

図１０および図１１（ａ）、（ｂ）に示すように、本実施形態でも、第２実施形態と同様に、ｐ型ディープ層１０がトレンチ６の側面の一部と接していない状態とされている。しかし、第２実施形態と異なり、少なくともｐ型ディープ層１０がトレンチ６から離された場所においてｎ-型ドリフト層２の不純物濃度を高くした電流拡散層２ａを形成している。すなわち、トレンチ６の側面の法線にｐ型ディープ層１０を延設しているが、上層領域では、ｐ型ディープ層１０がトレンチ６の側面から第１所定距離離間して配置されるようにし、トレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａが形成されるようにしている。また、本実施形態では、ｎ-型ドリフト層２のうち複数のｐ型ディープ層１０の間に位置する箇所の表層部、つまりｎ-型ドリフト層２のうちｐ型ディープ層１０の上層領域と同じ深さとなる部位も電流拡散層２ａとされている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面のうち電流拡散層２ａが形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、第２実施形態と比較して、より隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。 As shown in FIGS. 10 and 11A and 11B, in this embodiment as well, as in the second embodiment, the p-type deep layer 10 is not in contact with a part of the side surface of the trench 6. ing. However, unlike the second embodiment, the current diffusion layer 2 a in which the impurity concentration of the n − -type drift layer 2 is increased is formed at least at a location where the p-type deep layer 10 is separated from the trench 6. That is, the p-type deep layer 10 is extended to the normal line of the side surface of the trench 6, but the p-type deep layer 10 is arranged to be spaced apart from the side surface of the trench 6 by a first predetermined distance in the upper layer region. The current diffusion layer 2 a is formed between the side surface of the trench 6 and the p-type deep layer 10. Further, in the present embodiment, n - surface layer portion of a portion located between the plurality of p-type deep layer 10 of the type drift layer 2, i.e. n - upper region of the p-type deep layer 10 of the type drift layer 2 and the The part having the same depth is also defined as the current diffusion layer 2a. In the case of such a structure, when a gate voltage is applied to the gate electrode 9, the current flow range so that the current flows more widely in the portion of the side surface of the trench 6 where the current diffusion layer 2 a is formed. Can be distributed, and the current path can be made wider. Therefore, compared to the second embodiment, the JFET resistance in the JFET region configured between the adjacent p-type deep layers 10 can be reduced, and the on-resistance can be further reduced. Become.

また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、電流拡散層２ａを形成する工程が含まれることが異なる。電流拡散層２ａの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第１実施形態で説明した図４（ａ）、（ｂ）の工程の代わりに以下の工程を行えば良い。   The manufacturing method of the SiC semiconductor device having the structure of the present embodiment is basically the same as that of the first embodiment, except that a step of forming the current diffusion layer 2a is included. The current diffusion layer 2a may be formed by either epitaxial growth or ion implantation, and the following steps may be performed instead of the steps of FIGS. 4A and 4B described in the first embodiment.

例えば、ｎ-型ドリフト層２の表面にｐ型ディープ層１０の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてｐ型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、ｎ-型ドリフト層２およびｐ型ディープ層１０の下層領域の表面に電流拡散層２ａをエピタキシャル成長させ、さらにｐ型ディープ層１０の上層領域の形成予定領域が開口するマスクを形成する。そして、そのマスクを用いてｐ型不純物をイオン注入し、上層領域を形成する。その後は、図４（ｃ）以降の工程を経ることで本実施形態にかかるＳｉＣ半導体装置を製造することができる。 For example, after forming a mask in which a formation region of a lower layer region of the p-type deep layer 10 is opened on the surface of the n − type drift layer 2, p-type impurities are ion-implanted using the mask to form a lower layer region. . Then, after removing the mask, the current diffusion layer 2a is epitaxially grown on the surface of the lower region of the n − -type drift layer 2 and the p-type deep layer 10, and a region for forming the upper layer region of the p-type deep layer 10 is opened. A mask is formed. Then, a p-type impurity is ion-implanted using the mask to form an upper layer region. Thereafter, the SiC semiconductor device according to the present embodiment can be manufactured through the steps after FIG.

また、他の方法により、本実施形態にかかるＳｉＣ半導体装置を製造することもできる。例えば、ｎ-型ドリフト層２の表面にｐ型ディープ層１０の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてｐ型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、ｎ-型ドリフト層２およびｐ型ディープ層１０の下層領域の表面にｐ型ディープ層１０の上層領域をエピタキシャル成長させ、さらにｐ型ディープ層１０の上層領域の形成予定領域以外が開口するマスクを形成する。そして、そのマスクを用いてｎ型不純物をイオン注入し、電流拡散層２ａを形成する。その後は、図４（ｃ）以降の工程を経ることで本実施形態にかかるＳｉＣ半導体装置を製造することができる。 Further, the SiC semiconductor device according to the present embodiment can be manufactured by other methods. For example, after forming a mask in which a formation region of a lower layer region of the p-type deep layer 10 is opened on the surface of the n − type drift layer 2, p-type impurities are ion-implanted using the mask to form a lower layer region. . After removing the mask, the upper layer region of the p-type deep layer 10 is epitaxially grown on the surface of the lower region of the n − -type drift layer 2 and the p-type deep layer 10, and the upper layer region of the p-type deep layer 10 is scheduled to be formed. A mask that is open except for the region is formed. Then, n-type impurities are ion-implanted using the mask to form the current diffusion layer 2a. Thereafter, the SiC semiconductor device according to the present embodiment can be manufactured through the steps after FIG.

また、第２実施形態と同様に、ｐ型ディープ層１０を形成したのち、ｎ型不純物のイオン注入によって電流拡散層２ａを形成しても良い。すなわち、マスク２０を除去した後に電流拡散層２ａの形成予定領域が開口するマスクを再び配置し、その後、ｎ型不純物をイオン注入して電流拡散層２ａが形成されるようにしても良い。また、電流拡散層２ａを形成するためのｎ型不純物のイオン注入については、ｐ型ディープ層１０の形成前後のいずれに行っても良く、ｐ型ディープ層１０のうちの上層領域と下層領域の形成工程の間に行っても良い。   Similarly to the second embodiment, after the p-type deep layer 10 is formed, the current diffusion layer 2a may be formed by ion implantation of n-type impurities. That is, the mask in which the region where the current diffusion layer 2a is to be formed is opened again after the mask 20 is removed, and then the n-type impurity is ion-implanted to form the current diffusion layer 2a. The n-type impurity ion implantation for forming the current diffusion layer 2a may be performed before or after the formation of the p-type deep layer 10, and the upper layer region and the lower layer region of the p-type deep layer 10 may be performed. It may be performed during the forming process.

なお、ここではｐ型ディープ層１０の上層領域と同じ深さの位置において、ｐ型ディープ層１０以外の部分が全域電流拡散層２ａとなるようにする場合について説明したが、少なくともトレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。   Here, a case has been described in which the portion other than the p-type deep layer 10 becomes the entire area current diffusion layer 2a at the same depth as the upper layer region of the p-type deep layer 10; If the current diffusion layer 2a is disposed between the p-type deep layer 10 and the p-type deep layer 10, the resistance of the current path can be reduced, and the on-resistance can be further reduced.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、ｐ型ディープ層１０を第１実施形態の構造とする場合において第４実施形態の電流拡散層２ａを形成したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by forming the current diffusion layer 2a of the fourth embodiment when the p-type deep layer 10 has the structure of the first embodiment. The basic structure is the same as that of the first embodiment. Since it is the same, only the parts different from the first embodiment will be described.

図１２は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１３（ａ）は図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図、図１３（ｂ）は、図１２中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。   FIG. 12 is a perspective sectional view of the SiC semiconductor device according to the present embodiment. 13A is a cross-sectional view taken along the line KK in FIG. 12 in parallel with the xz plane, and FIG. 13B is cut along the line LL in FIG. 12 in parallel with the yz plane. It is sectional drawing when doing.

図１２および図１３（ａ）、（ｂ）に示すように、本実施形態でも、第１実施形態と同様に、ｐ型ディープ層１０がトレンチ６の底面および側面の一部と接していない状態とされており、さらに、第４実施形態と同様に、トレンチ６の側面からｐ型ディープ層１０までの間や、ｎ-型ドリフト層２のうち複数のｐ型ディープ層１０の間に位置する箇所の表層部に電流拡散層２ａが形成されるようにしている。 As shown in FIGS. 12 and 13A and 13B, in this embodiment as well, the p-type deep layer 10 is not in contact with the bottom surface and part of the side surface of the trench 6 as in the first embodiment. Furthermore, as in the fourth embodiment, it is located between the side surface of the trench 6 and the p-type deep layer 10 or between the plurality of p-type deep layers 10 in the n − -type drift layer 2. The current diffusion layer 2a is formed in the surface layer portion of the place.

このように、ｐ型ディープ層１０がトレンチ６の底面および側面の一部と接していない状態とされる形態に対して、電流拡散層２ａを形成するようにしても良い。このようにすれば、第１実施形態よりもさらに電流拡散層２ａにて電流経路を広げることができる分、さらにＪＦＥＴ抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。   As described above, the current diffusion layer 2a may be formed in a form in which the p-type deep layer 10 is not in contact with the bottom surface and part of the side surface of the trench 6. In this way, the JFET resistance can be further reduced and the on-resistance can be further reduced as much as the current path can be expanded in the current diffusion layer 2a as compared with the first embodiment.

なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、電流拡散層２ａを形成する工程が含まれることが異なる。電流拡散層２ａの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第１実施形態で説明した図４（ａ）、（ｂ）の工程の後に、以下の工程を行うようにしても良い。   The manufacturing method of the SiC semiconductor device having the structure of the present embodiment is basically the same as that of the first embodiment, except that a step of forming the current diffusion layer 2a is included. The current diffusion layer 2a may be formed by either epitaxial growth or ion implantation. After the steps of FIGS. 4A and 4B described in the first embodiment, the following steps may be performed. good.

例えば、図４（ａ）、（ｂ）のｐ型ディープ層１０の形成工程の前に電流拡散層２ａをエピタキシャル成長させておけば良い。   For example, the current diffusion layer 2a may be epitaxially grown before the step of forming the p-type deep layer 10 shown in FIGS.

また、図４（ａ）、（ｂ）の工程を行った後、ｎ型不純物のイオン注入によって電流拡散層２ａを形成しても良い。すなわち、マスク２１を除去した後に電流拡散層２ａの形成予定領域が開口するマスクを再び配置し、その後、ｎ型不純物をイオン注入して電流拡散層２ａが形成されるようにしても良い。また、電流拡散層２ａを形成するためのｎ型不純物のイオン注入を図４（ａ）の工程の前後のいずれかに変更しても良い。   Further, after performing the steps of FIGS. 4A and 4B, the current diffusion layer 2a may be formed by ion implantation of n-type impurities. In other words, after the mask 21 is removed, a mask in which a region where the current diffusion layer 2a is to be formed is opened again, and then the n-type impurity is ion-implanted to form the current diffusion layer 2a. Further, the ion implantation of the n-type impurity for forming the current diffusion layer 2a may be changed to either before or after the step of FIG.

なお、ここでもｐ型ディープ層１０の上層領域と同じ深さの位置において、ｐ型ディープ層１０以外の部分が全域電流拡散層２ａとなるようにする場合について説明したが、少なくともトレンチ６の側面とｐ型ディープ層１０との間に電流拡散層２ａを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。   Here, the case where the portion other than the p-type deep layer 10 is the entire current diffusion layer 2a at the same depth as the upper layer region of the p-type deep layer 10 has been described. If the current diffusion layer 2a is disposed between the p-type deep layer 10 and the p-type deep layer 10, the resistance of the current path can be reduced, and the on-resistance can be further reduced.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、ｐ型ディープ層１０を第３実施形態の構造とする場合において第４実施形態の電流拡散層２ａを形成したものであり、基本構造に関しては第３実施形態と同様であるため、第３実施形態と異なっている部分に関してのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by forming the current diffusion layer 2a of the fourth embodiment when the p-type deep layer 10 has the structure of the third embodiment. The basic structure is the same as that of the third embodiment. Since it is the same, only the parts different from the third embodiment will be described.

図１４は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１５（ａ）は図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図、図１５（ｂ）は、図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。   FIG. 14 is a perspective sectional view of the SiC semiconductor device according to the present embodiment. 15A is a cross-sectional view taken along the line MM in FIG. 14 in parallel with the xz plane, and FIG. 15B is cut along the line NN in FIG. 14 in parallel with the yz plane. It is sectional drawing when doing.

図１４および図１５（ａ）、（ｂ）に示すように、本実施形態でも、第３実施形態と同様に、ｐ型ディープ層１０がトレンチ６の底面と接していない状態とされており、さらに、第４実施形態と同様に、トレンチ６の側面に接するように、トレンチ６の側面よりトレンチ６から第１所定距離離間して配置されたｐ型ディープ層１０までの間に電流拡散層２ａが形成されるようにしている。   As shown in FIGS. 14 and 15 (a) and 15 (b), in this embodiment as well, as in the third embodiment, the p-type deep layer 10 is not in contact with the bottom surface of the trench 6, Further, as in the fourth embodiment, the current diffusion layer 2a is located between the side surface of the trench 6 and the p-type deep layer 10 that is disposed at a first predetermined distance from the trench 6 so as to be in contact with the side surface of the trench 6. Is to be formed.

このように、ｐ型ディープ層１０がトレンチ６の底面と接していない状態とされる形態に対して、電流拡散層２ａを形成するようにしても良い。このようにすれば、第１実施形態よりもさらに電流拡散層２ａを形成して電流経路を広げることができる分、さらにＪＦＥＴ抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。   As described above, the current diffusion layer 2 a may be formed in a form in which the p-type deep layer 10 is not in contact with the bottom surface of the trench 6. In this way, the JFET resistance can be further reduced and the on-resistance can be further reduced as much as the current path can be expanded by forming the current diffusion layer 2a more than in the first embodiment.

なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第５実施形態と同様であり、ｐ型ディープ層１０の上層領域の下部を形成する際のマスクパターンを変更し、ｐ型ディープ層１０がトレンチ６の側面とは接するが底部に接しないようにすれば良い。   The manufacturing method of the SiC semiconductor device having the structure of the present embodiment is basically the same as that of the fifth embodiment, changing the mask pattern when forming the lower part of the upper layer region of the p-type deep layer 10, The p-type deep layer 10 may be in contact with the side surface of the trench 6 but not in contact with the bottom.

（他の実施形態）
（１）上記各実施形態では、複数本並列的に並べたｐ型ディープ層１０をすべて同様の構造としたが、複数本のうちの必要な本数だけ、上記各実施形態で示した構造とすることもできる。また、上記各実施形態で示した構造のｐ型ディープ層１０を組み合わせることもできる。図１６は、その一例を示したものであり、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。 (Other embodiments)
(1) In each of the above-described embodiments, a plurality of p-type deep layers 10 arranged in parallel have the same structure, but only the necessary number of the plurality of p-type deep layers 10 has the structure described in each of the above-described embodiments. You can also Moreover, the p-type deep layer 10 having the structure shown in each of the above embodiments can be combined. FIG. 16 shows an example of this, and is a partial perspective sectional view showing the vicinity of the trench 6 in which the gate oxide film 8 and the gate electrode 9 in the trench gate structure are omitted.

図１６（ａ）に示すように、第１実施形態の構造をｐ型ディープ層１０のうちの一部にのみ選択的に設けるようにしても良い。また、図１６（ｂ）に示すように、第１実施形態の構造のｐ型ディープ層１０と第３実施形態の構造のｐ型ディープ層１０を組み合わせるようにしても良い。さらに、図１６（ｃ）に示すように、第１実施形態の構造のｐ型ディープ層１０と第２実施形態の構造のｐ型ディープ層１０とで組み合わせることもできる。   As shown in FIG. 16A, the structure of the first embodiment may be selectively provided only in a part of the p-type deep layer 10. Further, as shown in FIG. 16B, the p-type deep layer 10 having the structure of the first embodiment and the p-type deep layer 10 having the structure of the third embodiment may be combined. Further, as shown in FIG. 16C, the p-type deep layer 10 having the structure of the first embodiment can be combined with the p-type deep layer 10 having the structure of the second embodiment.

（２）上記第１、第２実施形態では、ｐ型ディープ層１０をｘ方向に延設した場合について説明したが、各ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する形状にしたり、Ｘ方向において複数に分割した形状としても良い。ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ６の長手方向に対する垂直方向に伸びる線を対称線として、ｐ型ディープ層１０を線対称のレイアウトにするのが好ましい。   (2) In the first and second embodiments, the case where the p-type deep layer 10 is extended in the x direction has been described. However, each p-type deep layer 10 intersects the longitudinal direction of the trench 6 in an oblique direction. It is good also as a shape to divide | segment into several in the X direction. When the p-type deep layer 10 has a structure that intersects with the longitudinal direction of the trench 6 in an oblique direction, a line extending in a direction perpendicular to the longitudinal direction of the trench 6 is a symmetrical line in order to suppress a bias in equipotential distribution. It is preferable that the p-type deep layer 10 has a line-symmetric layout.

（３）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。   (3) In each of the above embodiments, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. However, the conductivity type of each component is inverted. The present invention can also be applied to a p-channel type MOSFET. In the above description, a MOSFET having a trench gate structure has been described as an example. However, the present invention can also be applied to an IGBT having a similar trench gate structure. The IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.

（４）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。   (4) In each of the above embodiments, the gate oxide film 8 formed by thermal oxidation has been described as an example of the gate insulating film. However, the gate insulating film may include an oxide film or nitride film that does not use thermal oxidation.

１ ｎ+型基板
２ ｎ-型ドリフト層
２ａ 電流拡散層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト層
６ トレンチ
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１０ａ 高濃度領域
１０ｂ 低濃度領域
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０、２１ マスク 1 n + type substrate 2 n − type drift layer 2a current diffusion layer 3 p type base region 4 n + type source region 5 p + type contact layer 6 trench 8 gate oxide film 9 gate electrode 10 p type deep layer 10a high concentration region 10b Low concentration region 11 Source electrode 12 Interlayer insulating film 13 Drain electrode 20, 21 Mask

Claims (8)

炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ベース領域（３）の上層部に形成され、前記ベース層（３）よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を備えた炭化珪素半導体装置であって、
前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、
前記ディープ層（１０）の全部もしくは一部が前記トレンチ（６）の内壁面から離間していること特徴とする炭化珪素半導体装置。 A first or second conductivity type substrate (1) made of silicon carbide;
A drift layer (2) made of silicon carbide of the first conductivity type formed on the substrate (1) and having a lower impurity concentration than the substrate (1);
A base region (3) made of silicon carbide of the second conductivity type formed on the drift layer (2);
A source region (4) formed in an upper layer portion of the base region (3) and made of silicon carbide of the first conductivity type having a higher concentration than the drift layer (2);
A contact region (5) formed in an upper layer portion of the base region (3) and made of silicon carbide of the second conductivity type having a higher concentration than the base layer (3);
A trench (6) formed from the surface of the source region (4) to a depth deeper than the base region (3) and having one direction as a longitudinal direction;
A gate insulating film (8) formed on the inner wall surface of the trench (6);
A gate electrode (9) formed on the gate insulating film (8) in the trench (6);
A source electrode (11) electrically connected to the source region (4) and the base region (3);
A drain electrode (13) formed on the back side of the substrate (1),
By controlling the voltage applied to the gate electrode (9), an inversion channel region is formed on the surface of the base region (3) located on the side surface of the trench (6), and the source region (4) And a silicon carbide semiconductor device comprising a semiconductor switching element having an inverted trench gate structure for passing a current between the source electrode (11) and the drain electrode (13) via the drift layer (2). ,
A plurality of second conductivity type deep layers (10) disposed below the base region (3) and formed deeper than the trench (6) and intersecting the longitudinal direction of the trench (6). Have
The silicon carbide semiconductor device, wherein all or part of the deep layer (10) is separated from the inner wall surface of the trench (6). 前記トレンチ（６）の側面から前記ディープ層（１０）が第１所定距離離間していることを特徴とする請求項１に記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to claim 1, wherein the deep layer (10) is separated from the side surface of the trench (6) by a first predetermined distance. 前記ディープ層（１０）は、下層領域と上層領域の二層構造とされ、前記上層領域において、前記トレンチ（６）の側面から前記ディープ層（１０）が第１所定距離離間していることを特徴とする請求項２に記載の炭化珪素半導体装置。   The deep layer (10) has a two-layer structure of a lower layer region and an upper layer region, and in the upper layer region, the deep layer (10) is separated from a side surface of the trench (6) by a first predetermined distance. The silicon carbide semiconductor device according to claim 2, wherein: 前記ドリフト層（２）のうち前記トレンチ（６）の側面において該トレンチ（６）と前記ディープ層（１０）との間に位置する部分は、該ドリフト層（２）のうち前記ディープ層（１０）よりも下方に位置する部分より不純物濃度が高くされた電流拡散層（２ａ）とされていることを特徴とする請求項２または３に記載の炭化珪素半導体装置。   The portion of the drift layer (2) located between the trench (6) and the deep layer (10) on the side surface of the trench (6) is the deep layer (10) of the drift layer (2). The silicon carbide semiconductor device according to claim 2 or 3, wherein the current diffusion layer (2a) has an impurity concentration higher than that of a portion located lower than (). 前記トレンチ（６）の底部から前記ディープ層（１０）とは第２所定距離離間していることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。   5. The silicon carbide semiconductor device according to claim 1, wherein the deep layer is separated from the bottom of the trench by a second predetermined distance. 6. 前記ディープ層（１０）は、下層領域と上層領域の二層構造とされ、前記下層領域において、前記トレンチ（６）の底部から前記ディープ層（１０）が第２所定距離離間していることを特徴とする請求項５に記載の炭化珪素半導体装置。   The deep layer (10) has a two-layer structure of a lower layer region and an upper layer region, and in the lower layer region, the deep layer (10) is separated from the bottom of the trench (6) by a second predetermined distance. 6. The silicon carbide semiconductor device according to claim 5, wherein 複数の前記ディープ層（１０）のうちの一部が選択的に前記トレンチ（６）の内壁面から離間している構造の前記ディープ層（１０）とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。   The deep layer (10) having a structure in which a part of the plurality of deep layers (10) is selectively separated from an inner wall surface of the trench (6). 7. The silicon carbide semiconductor device according to any one of 6 to 6. 前記ディープ層（１０）は、前記ベース領域（３）と電気的に接続されていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to any one of claims 1 to 7, wherein the deep layer (10) is electrically connected to the base region (3).
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